基于ESIstream协议的高速串行收发接口

发布时间：2021-07-30 03:02

　　针对现有高速串行接口协议复杂、数据效率低的问题,基于ESIstream协议,提出一种应用于12～14位ADC/DAC新型收发接口的设计方案。采用14B/16B编解码算法,降低了数字电路的设计复杂度,将有效数据率提高到87.5%。加解扰器中,LFSR采用斐波纳契结构和多项式X¹⁷+X³+1来并行设计,降低了LFSR的工作时钟频率。采用Modelsim软件进行功能验证,并基于Design Compiler平台,采用TSMC 65 nm工艺库对电路进行综合。结果表明,该收发电路的单通道传输速度可达6.4 Gbit/s。 

【文章来源】：微电子学. 2020,50(03)北大核心

【文章页数】：5 页

【部分图文】：

发射端接口框架

链路同步过程是从发射端接收到接收端发送的SYNC同步脉冲后开始,同步脉冲至少要持续一个时钟周期才有效,在此之后发送64帧的同步序列。同步过程如图2所示。链路同步过程中,64帧同步脉冲通过状态机和计数器来实现,如图3所示。状态机共四个状态,分别为S0、S1、S2、S3。S0为初始状态,当SYNC由低电平跳变到高电平时,状态机进入状态S0,等待同步脉冲的消失。S1状态主要发送链路同步系列中的0x00ff序列。 S2状态主要发送链路同步系列中的0xff00序列。同步过程通过S1和S2状态来完成32帧帧对齐序列的发送。之后,状态机跳转到S3状态。S3状态主要发送链路同步序列的后32帧PRBS序列。PBRS序列由加扰模块生成。发送完32帧PRBS序列后,状态机跳转回S0状态,同步过程完成。

链路同步过程中,64帧同步脉冲通过状态机和计数器来实现,如图3所示。状态机共四个状态,分别为S0、S1、S2、S3。S0为初始状态,当SYNC由低电平跳变到高电平时,状态机进入状态S0,等待同步脉冲的消失。S1状态主要发送链路同步系列中的0x00ff序列。 S2状态主要发送链路同步系列中的0xff00序列。同步过程通过S1和S2状态来完成32帧帧对齐序列的发送。之后,状态机跳转到S3状态。S3状态主要发送链路同步序列的后32帧PRBS序列。PBRS序列由加扰模块生成。发送完32帧PRBS序列后,状态机跳转回S0状态,同步过程完成。同步监测和重同步是接收端同步过程的设计难点。在SYNC同步脉冲下降沿到来后,开始检测同步帧队列。正确接收到32帧的0x00ff和0xff00交替序列后,接收电路开始检测32帧编码后的伪随机序列。在这个过程中,通过对时钟位的检测来监视同步过程。发现时钟位出现无序跳变时,由重同步电路向系统发送一个至少持续一个时钟周期的SYNC同步脉冲,实现系统的重同步。

【参考文献】：
期刊论文
[1]基于JESD204B的接收端数据链路层设计与实现[J]. 付东兵,焦阳,徐洋洋,邱雅倩,姚亚峰.  微电子学. 2019(04)
[2]JESD204B接收系统同步技术研究与实现[J]. 宛强,郭金翠,王巍,姚亚峰.  电子器件. 2018(06)
[3]JESD204B接口协议中的加扰电路设计[J]. 霍兴华,姚亚峰,贾茜茜,陈登.  电视技术. 2014(23)
[4]8b/10b编码实现LVDS交流耦合传输中的直流平衡[J]. 刘泳锐,张彦军,刘龙飞,雷建胜.  科学技术与工程. 2012(35)



本文编号：3310555