3D SoC测试时间优化方法研究
发布时间：2021-08-20 13:32
随着集成电路技术和工艺的迅猛发展,三维集成电路通过垂直集成硅通孔极大地提升了集成的晶体管数量,势必将成为继摩尔定律之后一项引领行业的重要技术。与2D SoC相比,3D SoC具有多个明显的优势,包括更高的集成度、更小的芯片尺寸、更高的测试带宽和更低的测试功耗。在3D SoC性能提高的同时其测试环节也将面临着更大的挑战,包括可观察性和可控制性降低,测试成本上升。优化3D SoC最核心问题就是控制测试成本,减少测试时间是节约测试成本最直接的手段。提出了基于博弈论的3D SoC测试优化方法,来寻找测试时间与测试带宽最优的解决方案。在TSV数和测试引脚数约束下,测试时间和测试带宽相互作用,相互影响,经过博弈找到二者之间的纳什均衡解。设置均衡刺激因子在二者当前的均衡决策中随机刺激产生新的决策组合后再继续进行博弈,不断的重复顺序寻优,最终找到全局的帕累托最优解,得到最小的测试时间。实验在五类不同的基准电路上进行,结果表明在测试时间上,本文采用的博弈论方法要优于对比的算法,并且本文的方法得到了最优的TAM结构设计。提出了一种均衡分配IP核及其外壳周围元件的3D SoC测试时间优化方法。合理分配元件,...
【文章来源】：哈尔滨师范大学黑龙江省
【文章页数】：57 页
【学位级别】：硕士
【部分图文】：
TSV的制造步骤Figure1-1TSVmanufacturingsteps
第一章绪论3片间的互连线长度，多用于功能互连，比如，电源/地、时钟和I/O。另外预留出一定数目的TSV用于3DSoC不同晶片之间的测试访问。2DSoC中的芯片相连时通常采用边缘走线的方式，使得信号和数据传输耗时很久，而3DSoC中各芯片相连时采用TSV垂直连接，缩短了各层芯片之间互连线长度，提高了信号和数据传输的速度。3DSoC较之于2DSoC来说，在信号传输、所需功耗以及系统性能方面都占据了绝对的优势。TSV的制作过程通常包括5个步骤：蚀刻TSV孔、氧化物沉淀、铜沉淀、镀铜以及化学工艺打磨[9]。如图1-1所示，TSV的制造步骤。图1-1TSV的制造步骤Figure1-1TSVmanufacturingsteps如图1-1所示，处理后TSV仍被封装于晶片当中，晶片的高度要远远高于TSV的高度，为了使用TSV进行垂直互连，需将TSV的一部分裸露在晶片之外，此时需要对晶片进行薄化处理，工艺上要求晶片厚度应低于25um。由于晶片的薄厚要求极高，因此在晶片的薄化过程中，为了防止晶片与TSV损坏，加强晶片的强度，在薄化的晶片下增加一层载体晶片，提高良品率。增加载体晶片后，需将多个经过薄化的晶片连接到一起[10]，也就是绑定过程。如图1-2所示，为晶片的薄化与绑定过程。图1-2晶片的薄化与绑定过程Figure1-2Diethinningandbondingprocess
哈尔滨师范大学硕士学位论文4晶片堆叠主要有三种形式，面对面(face-to-face，f2f)堆叠，背对背(back-to-back，b2b)堆叠，面对背(face-to-back，f2b)堆叠。“面”为芯片活动表面，“背”即为相对应的另一面，而TSV的引脚需在芯片的背面露出。如图1-3a)中所示，f2f的堆叠方式中，层与层的芯片之间直接通过活动表面相连接，此时层与层之间不需要TSV进行连接，但是需要上层芯片的面积略小于下层芯片的面积，来实现与外界连接时的要求。图1-3b)中b2b的堆叠方式可以看出，层与层间的芯片直接通过TSV进行互连。由图1-3可以明显看出，当相连的芯片超过两层时，f2f的堆叠方式与b2b的堆叠方式都不利于继续扩展。不同于f2f和b2b，f2b的堆叠方式的优势则是有利于扩展，同理设定底层芯片面积仍需略大于上层芯片面积，对外连接信号仍通过底层连接[9]。这时可以按照要求将上一层芯片的背与相应下一层芯片的面进行连接，依次堆叠多层芯片。图1-3晶片的堆叠方式Figure1-3DieStackingmethod上文介绍了晶片的堆叠方式，3DSoC的堆叠方式也为三种，3DSoC就是将芯
【参考文献】：
期刊论文
[1]基于帕累托最优的电力CPS多目标防御策略研究[J]. 阮振,吕林,刘友波,杨嘉湜,刘俊勇,倪伟. 电力系统及其自动化学报. 2019(07)
[2]三维集成电路绑定中测试成本缩减的优化堆叠顺序（英文）[J]. 倪天明,梁华国,聂牧,卞景昌,黄正峰,徐秀敏,方祥圣. Journal of Southeast University（English Edition）. 2018(02)
[3]三维芯片多层与多核并行测试调度优化方法[J]. 陈田,汪加伟,安鑫,任福继. 计算机应用. 2018(06)
[4]基于博弈演化算法的PMU最优配置方法[J]. 毛义,吕飞鹏. 电力自动化设备. 2017(10)
[5]基于硅通孔绑定后三维芯片测试调度优化方案[J]. 聂牧,梁华国,卞景昌,倪天明,徐秀敏,黄正峰. 计算机工程与科学. 2017(03)
[6]三维堆叠SoC测试规划研究[J]. 朱爱军,李智,许川佩. 电子测量与仪器学报. 2016(01)
[7]基于TSV绑定的三维芯片测试优化策略[J]. 神克乐,虞志刚,白宇. 电子学报. 2016(01)
[8]基于扫描链平衡的3D SoC测试优化方法[J]. 王伟,李欣,陈田,刘军,方芳,吴玺. 电子测量与仪器学报. 2012(07)
[9]基于平均值余量的Wrapper扫描链平衡算法[J]. 俞洋,陈叶富,彭宇. 仪器仪表学报. 2011(10)
[10]边界扫描测试技术[J]. 王孜,刘洪民,吴德馨. 半导体技术. 2002(09)
博士论文
[1]三维集成电路中TSV测试与故障诊断方法研究[D]. 方旭.哈尔滨工业大学 2019
[2]层次化SOC可测性架构及测试调度优化策略研究[D]. 李娇.上海大学 2014
[3]基于博弈思想的优化算法研究[D]. 徐敏.中国科学技术大学 2006
[4]低功耗内建自测试（BIST）设计技术的研究[D]. 李杰.东南大学 2004
硕士论文
[1]三维片上系统测试时间及成本的优化方法研究[D]. 吴欣舟.合肥工业大学 2019
[2]三维芯片测试成本优化研究[D]. 聂牧.合肥工业大学 2018
[3]三维芯片测试中低成本自测试方法研究[D]. 杨冰东.合肥工业大学 2016
[4]三维SoC测试结构设计与优化方法研究[D]. 王帅.哈尔滨工业大学 2013
[5]三维集成电路测试时间的优化方法研究[D]. 刘蓓.合肥工业大学 2011
本文编号：3353590
【文章来源】：哈尔滨师范大学黑龙江省
【文章页数】：57 页
【学位级别】：硕士
【部分图文】：
TSV的制造步骤Figure1-1TSVmanufacturingsteps
第一章绪论3片间的互连线长度，多用于功能互连，比如，电源/地、时钟和I/O。另外预留出一定数目的TSV用于3DSoC不同晶片之间的测试访问。2DSoC中的芯片相连时通常采用边缘走线的方式，使得信号和数据传输耗时很久，而3DSoC中各芯片相连时采用TSV垂直连接，缩短了各层芯片之间互连线长度，提高了信号和数据传输的速度。3DSoC较之于2DSoC来说，在信号传输、所需功耗以及系统性能方面都占据了绝对的优势。TSV的制作过程通常包括5个步骤：蚀刻TSV孔、氧化物沉淀、铜沉淀、镀铜以及化学工艺打磨[9]。如图1-1所示，TSV的制造步骤。图1-1TSV的制造步骤Figure1-1TSVmanufacturingsteps如图1-1所示，处理后TSV仍被封装于晶片当中，晶片的高度要远远高于TSV的高度，为了使用TSV进行垂直互连，需将TSV的一部分裸露在晶片之外，此时需要对晶片进行薄化处理，工艺上要求晶片厚度应低于25um。由于晶片的薄厚要求极高，因此在晶片的薄化过程中，为了防止晶片与TSV损坏，加强晶片的强度，在薄化的晶片下增加一层载体晶片，提高良品率。增加载体晶片后，需将多个经过薄化的晶片连接到一起[10]，也就是绑定过程。如图1-2所示，为晶片的薄化与绑定过程。图1-2晶片的薄化与绑定过程Figure1-2Diethinningandbondingprocess
哈尔滨师范大学硕士学位论文4晶片堆叠主要有三种形式，面对面(face-to-face，f2f)堆叠，背对背(back-to-back，b2b)堆叠，面对背(face-to-back，f2b)堆叠。“面”为芯片活动表面，“背”即为相对应的另一面，而TSV的引脚需在芯片的背面露出。如图1-3a)中所示，f2f的堆叠方式中，层与层的芯片之间直接通过活动表面相连接，此时层与层之间不需要TSV进行连接，但是需要上层芯片的面积略小于下层芯片的面积，来实现与外界连接时的要求。图1-3b)中b2b的堆叠方式可以看出，层与层间的芯片直接通过TSV进行互连。由图1-3可以明显看出，当相连的芯片超过两层时，f2f的堆叠方式与b2b的堆叠方式都不利于继续扩展。不同于f2f和b2b，f2b的堆叠方式的优势则是有利于扩展，同理设定底层芯片面积仍需略大于上层芯片面积，对外连接信号仍通过底层连接[9]。这时可以按照要求将上一层芯片的背与相应下一层芯片的面进行连接，依次堆叠多层芯片。图1-3晶片的堆叠方式Figure1-3DieStackingmethod上文介绍了晶片的堆叠方式，3DSoC的堆叠方式也为三种，3DSoC就是将芯
【参考文献】：
期刊论文
[1]基于帕累托最优的电力CPS多目标防御策略研究[J]. 阮振,吕林,刘友波,杨嘉湜,刘俊勇,倪伟. 电力系统及其自动化学报. 2019(07)
[2]三维集成电路绑定中测试成本缩减的优化堆叠顺序（英文）[J]. 倪天明,梁华国,聂牧,卞景昌,黄正峰,徐秀敏,方祥圣. Journal of Southeast University（English Edition）. 2018(02)
[3]三维芯片多层与多核并行测试调度优化方法[J]. 陈田,汪加伟,安鑫,任福继. 计算机应用. 2018(06)
[4]基于博弈演化算法的PMU最优配置方法[J]. 毛义,吕飞鹏. 电力自动化设备. 2017(10)
[5]基于硅通孔绑定后三维芯片测试调度优化方案[J]. 聂牧,梁华国,卞景昌,倪天明,徐秀敏,黄正峰. 计算机工程与科学. 2017(03)
[6]三维堆叠SoC测试规划研究[J]. 朱爱军,李智,许川佩. 电子测量与仪器学报. 2016(01)
[7]基于TSV绑定的三维芯片测试优化策略[J]. 神克乐,虞志刚,白宇. 电子学报. 2016(01)
[8]基于扫描链平衡的3D SoC测试优化方法[J]. 王伟,李欣,陈田,刘军,方芳,吴玺. 电子测量与仪器学报. 2012(07)
[9]基于平均值余量的Wrapper扫描链平衡算法[J]. 俞洋,陈叶富,彭宇. 仪器仪表学报. 2011(10)
[10]边界扫描测试技术[J]. 王孜,刘洪民,吴德馨. 半导体技术. 2002(09)
博士论文
[1]三维集成电路中TSV测试与故障诊断方法研究[D]. 方旭.哈尔滨工业大学 2019
[2]层次化SOC可测性架构及测试调度优化策略研究[D]. 李娇.上海大学 2014
[3]基于博弈思想的优化算法研究[D]. 徐敏.中国科学技术大学 2006
[4]低功耗内建自测试（BIST）设计技术的研究[D]. 李杰.东南大学 2004
硕士论文
[1]三维片上系统测试时间及成本的优化方法研究[D]. 吴欣舟.合肥工业大学 2019
[2]三维芯片测试成本优化研究[D]. 聂牧.合肥工业大学 2018
[3]三维芯片测试中低成本自测试方法研究[D]. 杨冰东.合肥工业大学 2016
[4]三维SoC测试结构设计与优化方法研究[D]. 王帅.哈尔滨工业大学 2013
[5]三维集成电路测试时间的优化方法研究[D]. 刘蓓.合肥工业大学 2011
本文编号：3353590
本文链接：https://www.wllwen.com/kejilunwen/dianzigongchenglunwen/3353590.html
