采用并行8b/10b编码的JESD204B接口发送端电路设计
发布时间：2021-08-22 04:40
为解决高速数据采样器采样数据的准确传输问题,对高速串行数据传输协议JESD204B进行了研究和设计.采用了一种名为并行编码的8b/10b编码电路,以减轻系统时钟的负担,提高数据传输速率,完成了发生器接口电路的设计.结果表明设计的接口电路功能正确,性能满足高速数据传输的要求;并行8b/10b编码电路可以显著提高数据传输率,降低系统时钟的要求.
【文章来源】：微电子学与计算机. 2017,34(08)北大核心CSCD
【文章页数】：6 页
【部分图文】：
图１ＪＥＳＤ２０４Ｂ收发系统框图
微电子学与计算机２０１７年图３链路建立过程图３．２自同步１６位并行扰码器ＪＥＳＤ２０４Ｂ协议中有扰码和非扰码两种工作模式，并且规定扰码采用多项式１＋ｘ１４＋ｘ１５进行自同步扰码［４］．自同步扰码技术采用独立的移位寄存器序列发生器结构，由外输入信号激励工作．它不需要移位寄存器同步信号，数据没有反馈，解扰和初始值无关，因此应用更加方便．串行扰码每次只处理一个比特的数据，每个时钟周期移位寄存器只移动一位，而对于发送端接口电路需要同时处理１６位数据，因此在每个时钟周期移位寄存器需要移动１６位．采用上面扰码多项式进行扰码需要１５个移位寄存器，而要实现１６位并行扰码１５个移位寄存器是无法实现的，所以要添加了两个移位寄存器，图４为所设计的自同步１６位并行扰码器结构图，采用的是高位优先的扰码方式，同时在电路中加入了一个使能信号ＥＮ，通过配置ＥＮ信号可以决定系统扰码和非扰码两种工作状态，式（１）为扰码器实现的扰码表达式．图４１６位自同步并行扰码结构图ｓ１＝Ｄ１＋ＥＮ＆（Ｓ１３＋Ｓ１２＋Ｓ１５＋Ｓ１４）；ｓ２＝Ｄ２＋ＥＮ＆（Ｓ１＋Ｓ１５＋Ｓ１４）；ｓ３＝Ｄ３＋ＥＮ＆（Ｓ２＋Ｓ１）；ｓ４＝Ｄ４＋ＥＮ＆（Ｓ３＋Ｓ２）；ｓ５＝Ｄ５＋ＥＮ＆（Ｓ４＋Ｓ３）；ｓ６＝Ｄ６＋ＥＮ＆（Ｓ５＋Ｓ４）；ｓ７＝Ｄ７＋ＥＮ＆（Ｓ６＋Ｓ５）；ｓ８＝Ｄ８＋ＥＮ＆（Ｓ７＋Ｓ６）；ｓ９＝Ｄ
移位寄存器只移动一位，而对于发送端接口电路需要同时处理１６位数据，因此在每个时钟周期移位寄存器需要移动１６位．采用上面扰码多项式进行扰码需要１５个移位寄存器，而要实现１６位并行扰码１５个移位寄存器是无法实现的，所以要添加了两个移位寄存器，图４为所设计的自同步１６位并行扰码器结构图，采用的是高位优先的扰码方式，同时在电路中加入了一个使能信号ＥＮ，通过配置ＥＮ信号可以决定系统扰码和非扰码两种工作状态，式（１）为扰码器实现的扰码表达式．图４１６位自同步并行扰码结构图ｓ１＝Ｄ１＋ＥＮ＆（Ｓ１３＋Ｓ１２＋Ｓ１５＋Ｓ１４）；ｓ２＝Ｄ２＋ＥＮ＆（Ｓ１＋Ｓ１５＋Ｓ１４）；ｓ３＝Ｄ３＋ＥＮ＆（Ｓ２＋Ｓ１）；ｓ４＝Ｄ４＋ＥＮ＆（Ｓ３＋Ｓ２）；ｓ５＝Ｄ５＋ＥＮ＆（Ｓ４＋Ｓ３）；ｓ６＝Ｄ６＋ＥＮ＆（Ｓ５＋Ｓ４）；ｓ７＝Ｄ７＋ＥＮ＆（Ｓ６＋Ｓ５）；ｓ８＝Ｄ８＋ＥＮ＆（Ｓ７＋Ｓ６）；ｓ９＝Ｄ９＋ＥＮ＆（Ｓ８＋Ｓ７）；ｓ１０＝Ｄ１０＋ＥＮ＆（Ｓ９＋Ｓ８）；ｓ１１＝Ｄ１１＋ＥＮ＆（Ｓ１０＋Ｓ９）；ｓ１２＝Ｄ１２＋ＥＮ＆（Ｓ１１＋Ｓ１０）；ｓ１３＝Ｄ１３＋ＥＮ＆（Ｓ１２＋Ｓ１１）；ｓ１４＝Ｄ１４＋ＥＮ＆（Ｓ１３＋Ｓ１２）；ｓ１５＝Ｄ１５＋ＥＮ＆（Ｓ１４＋Ｓ１３）；ｓ１６＝Ｄ１６
【参考文献】：
期刊论文
[1]基于JESD204B协议的数据传输接口设计[J]. 周典淼,徐晖,陈维华,李楠,孙兆林,刁节涛. 电子科技. 2015(10)
[2]JESD204B接口协议中的加扰电路设计[J]. 霍兴华,姚亚峰,贾茜茜,陈登. 电视技术. 2014(23)
[3]LVDS中8B/10B编码解码器的设计与实现[J]. 杨佩,张丽娜,张洵颖,龚龙庆,孟中峰. 微电子学与计算机. 2014(05)
本文编号：3357020
【文章来源】：微电子学与计算机. 2017,34(08)北大核心CSCD
【文章页数】：6 页
【部分图文】：
图１ＪＥＳＤ２０４Ｂ收发系统框图
微电子学与计算机２０１７年图３链路建立过程图３．２自同步１６位并行扰码器ＪＥＳＤ２０４Ｂ协议中有扰码和非扰码两种工作模式，并且规定扰码采用多项式１＋ｘ１４＋ｘ１５进行自同步扰码［４］．自同步扰码技术采用独立的移位寄存器序列发生器结构，由外输入信号激励工作．它不需要移位寄存器同步信号，数据没有反馈，解扰和初始值无关，因此应用更加方便．串行扰码每次只处理一个比特的数据，每个时钟周期移位寄存器只移动一位，而对于发送端接口电路需要同时处理１６位数据，因此在每个时钟周期移位寄存器需要移动１６位．采用上面扰码多项式进行扰码需要１５个移位寄存器，而要实现１６位并行扰码１５个移位寄存器是无法实现的，所以要添加了两个移位寄存器，图４为所设计的自同步１６位并行扰码器结构图，采用的是高位优先的扰码方式，同时在电路中加入了一个使能信号ＥＮ，通过配置ＥＮ信号可以决定系统扰码和非扰码两种工作状态，式（１）为扰码器实现的扰码表达式．图４１６位自同步并行扰码结构图ｓ１＝Ｄ１＋ＥＮ＆（Ｓ１３＋Ｓ１２＋Ｓ１５＋Ｓ１４）；ｓ２＝Ｄ２＋ＥＮ＆（Ｓ１＋Ｓ１５＋Ｓ１４）；ｓ３＝Ｄ３＋ＥＮ＆（Ｓ２＋Ｓ１）；ｓ４＝Ｄ４＋ＥＮ＆（Ｓ３＋Ｓ２）；ｓ５＝Ｄ５＋ＥＮ＆（Ｓ４＋Ｓ３）；ｓ６＝Ｄ６＋ＥＮ＆（Ｓ５＋Ｓ４）；ｓ７＝Ｄ７＋ＥＮ＆（Ｓ６＋Ｓ５）；ｓ８＝Ｄ８＋ＥＮ＆（Ｓ７＋Ｓ６）；ｓ９＝Ｄ
移位寄存器只移动一位，而对于发送端接口电路需要同时处理１６位数据，因此在每个时钟周期移位寄存器需要移动１６位．采用上面扰码多项式进行扰码需要１５个移位寄存器，而要实现１６位并行扰码１５个移位寄存器是无法实现的，所以要添加了两个移位寄存器，图４为所设计的自同步１６位并行扰码器结构图，采用的是高位优先的扰码方式，同时在电路中加入了一个使能信号ＥＮ，通过配置ＥＮ信号可以决定系统扰码和非扰码两种工作状态，式（１）为扰码器实现的扰码表达式．图４１６位自同步并行扰码结构图ｓ１＝Ｄ１＋ＥＮ＆（Ｓ１３＋Ｓ１２＋Ｓ１５＋Ｓ１４）；ｓ２＝Ｄ２＋ＥＮ＆（Ｓ１＋Ｓ１５＋Ｓ１４）；ｓ３＝Ｄ３＋ＥＮ＆（Ｓ２＋Ｓ１）；ｓ４＝Ｄ４＋ＥＮ＆（Ｓ３＋Ｓ２）；ｓ５＝Ｄ５＋ＥＮ＆（Ｓ４＋Ｓ３）；ｓ６＝Ｄ６＋ＥＮ＆（Ｓ５＋Ｓ４）；ｓ７＝Ｄ７＋ＥＮ＆（Ｓ６＋Ｓ５）；ｓ８＝Ｄ８＋ＥＮ＆（Ｓ７＋Ｓ６）；ｓ９＝Ｄ９＋ＥＮ＆（Ｓ８＋Ｓ７）；ｓ１０＝Ｄ１０＋ＥＮ＆（Ｓ９＋Ｓ８）；ｓ１１＝Ｄ１１＋ＥＮ＆（Ｓ１０＋Ｓ９）；ｓ１２＝Ｄ１２＋ＥＮ＆（Ｓ１１＋Ｓ１０）；ｓ１３＝Ｄ１３＋ＥＮ＆（Ｓ１２＋Ｓ１１）；ｓ１４＝Ｄ１４＋ＥＮ＆（Ｓ１３＋Ｓ１２）；ｓ１５＝Ｄ１５＋ＥＮ＆（Ｓ１４＋Ｓ１３）；ｓ１６＝Ｄ１６
【参考文献】：
期刊论文
[1]基于JESD204B协议的数据传输接口设计[J]. 周典淼,徐晖,陈维华,李楠,孙兆林,刁节涛. 电子科技. 2015(10)
[2]JESD204B接口协议中的加扰电路设计[J]. 霍兴华,姚亚峰,贾茜茜,陈登. 电视技术. 2014(23)
[3]LVDS中8B/10B编码解码器的设计与实现[J]. 杨佩,张丽娜,张洵颖,龚龙庆,孟中峰. 微电子学与计算机. 2014(05)
本文编号：3357020
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