基于扫描链对CDMA模块测试的研究
发布时间：2021-08-29 09:29
随着生产工艺的进步和芯片规模不断扩大,芯片的测试难度逐步增大,传统的测试方法已经不能满足大规模集成电路的测试需求,可测性设计方法逐渐成为一种备受青睐的测试方法。通过在原有电路基础上增加测试电路实现测试,虽然增加了芯片面积,但是使得测试效率大幅提高,并且测试故障类型更加丰富,测试成本也在可控范围之内。扫描链测试作为可测性设计中的一种测试方法,其主要针对内部逻辑电路进行测试,通过替换寄存器为带有扫描功能的存储单元,使其能被测试信号所控制,进而产生测试向量,实现对各类故障的测试,本文以固定型故障和时延故障为主要研究对象。本文以CDMA模块为例,CDMA模块是基带芯片中的一个子模块,具有约为11万个寄存器,通过部分扫描链测试方法分析在满足一定测试覆盖率要求的情况下,如何使得CDMA模块产生高质量的测试向量。要实现这一目标,需要引入应用于测试的设计,主要包含时钟控制、复位控制、测试压缩及分层分区测试等,这些设计能增加测试效率,缩短测试时间,从而降低测试成本。接着通过DC工具实现扫描链插入,主要是通过配置脚本实现。其后利用Mentor公司的Tessent工具进行Stuck-at和Delay两种故障...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：79 页
【学位级别】：硕士
【部分图文】：
桥接类型
图 5.2 CDMA 模块 HAP level 的 Stuck-at 仿真波形edt_channels_out_o[1]、edt_channels_outs_o[0]以及 edt_wrap_channels_out_o 分别为 CDMA 模块的三个输出端口，exp_obus[5]、exp_obus[4]和 exp_obus[3]分别为这三个输出端口的期望信号。以 edt_wrap_channels_out_o 与 exp_obus[3]的对比为例，由图 5.2 所示，绿色部分波形表示信号稳定为 0 或 1，红色部分波形表示信号处于不定态，而箭头所示位置为对比点，即期望该点的仿真值与期望值一致，若不一致则compare_fail 会记录故障信息。除了波形图之外，仿真工具会提示“Errorbetweensimulatedandexpectedpatterns”信息，说明仿真结果与预期不一致，将会有类似以下信息反馈：{56256ns: Mismatch at chain edt_cdma_subsys_regular_chain2 cell 333 namecdma/xxx\div_r_reg[0].o,Simulated x,Expected 0}从以上信息可以得知，错误出现在 56256ns 时刻，在第二条 regular 链的第 333 个扫描单元的输出端口，仿真结果为 X，期望值为 0。有了出错点的信息，再根据仿真
而箭头所示位置为对比点，即期望该点的仿真值与期望值一致，若不一致则compare_fail 会记录故障信息。除了波形图之外，仿真工具会提示“Errorbetweensimulatedandexpectedpatterns”信息，说明仿真结果与预期不一致，将会有类似以下信息反馈：{56256ns: Mismatch at chain edt_cdma_subsys_regular_chain2 cell 333 namecdma/xxx\div_r_reg[0].o,Simulated x,Expected 0}从以上信息可以得知，错误出现在 56256ns 时刻，在第二条 regular 链的第 333 个扫描单元的输出端口，仿真结果为 X，期望值为 0。有了出错点的信息，再根据仿真波形图进行进一步诊断，一般会向前追踪，找到出错的源头。另外对于 HAP level 的 Stuck-at 仿真，片上时钟是否合理翻转也非常重要，从图5.3 中可知，当 Scan_en=1 时，电路处于移位模式，可以看出时钟翻转了四次；当Scan_en=0 时，电路处于捕获模式，可以看出时钟翻转了一次，进行捕获操作，符合预期。
【参考文献】：
期刊论文
[1]一种提高芯片良率的时序电路缓冲器插入算法[J]. 戢小亮,佟星元,吴睿振,杜鸣. 电子学报. 2018(12)
[2]芯片内置测试电路的设计[J]. 丁东民,顾汉玉. 电子测试. 2018(14)
[3]串扰时延故障的SAT-ATPG算法研究[J]. 尚玉玲,钱尚,刘鹏. 计算机测量与控制. 2017(03)
[4]临界路径跟踪算法中自屏蔽和多路敏化现象的研究[J]. 侯明星,何亮,黄斌科,张喜俊. 微电子学与计算机. 2016(11)
[5]用于硬件模拟平台调试的低资源消耗扫描链插入方法[J]. 李涛,刘强. 计算机辅助设计与图形学学报. 2016(06)
[6]基于全扫描技术的可测性研究与应用[J]. 杨圣楠,王法翔. 中国集成电路. 2014(08)
[7]一种改进的层次化SOCs并行测试封装扫描单元[J]. 邓立宝,乔立岩,俞洋,彭喜元. 电子学报. 2012(05)
[8]用Design Compiler进行逻辑综合概述[J]. 杨光,赵庆哲. 微处理机. 2010(05)
[9]基于IEEE 1149.4标准的模拟电路功能性测试模型研究[J]. 崔伟,冯长江. 计算机测量与控制. 2009(09)
[10]如何用OCC电路实现at-speed测试[J]. 李冬,任敏华. 微处理机. 2009(04)
博士论文
[1]并行ATPG算法理论与原型系统设计技术研究[D]. 刘蓬侠.国防科学技术大学 2002
硕士论文
[1]基于TestKompress工具的EDT结构在基带芯片中的实现[D]. 邹琴.西安电子科技大学 2017
[2]一种基于parallel flow的Tessent MBIST的设计与验证[D]. 张新伟.西安电子科技大学 2017
[3]基于优化ATPG的可测试性设计与实现[D]. 何曦.电子科技大学 2016
[4]基于March算法的SRAM内建自测试设计与验证[D]. 郭明朝.西安电子科技大学 2015
[5]IP核低功耗测试研究与实现[D]. 孙海明.国防科学技术大学 2014
[6]SoC测试优化及其应用技术研究[D]. 向刚.哈尔滨工业大学 2011
[7]SoC中部分扫描结构可测性设计技术研究[D]. 谢永明.东南大学 2005
本文编号：3370390
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：79 页
【学位级别】：硕士
【部分图文】：
桥接类型
图 5.2 CDMA 模块 HAP level 的 Stuck-at 仿真波形edt_channels_out_o[1]、edt_channels_outs_o[0]以及 edt_wrap_channels_out_o 分别为 CDMA 模块的三个输出端口，exp_obus[5]、exp_obus[4]和 exp_obus[3]分别为这三个输出端口的期望信号。以 edt_wrap_channels_out_o 与 exp_obus[3]的对比为例，由图 5.2 所示，绿色部分波形表示信号稳定为 0 或 1，红色部分波形表示信号处于不定态，而箭头所示位置为对比点，即期望该点的仿真值与期望值一致，若不一致则compare_fail 会记录故障信息。除了波形图之外，仿真工具会提示“Errorbetweensimulatedandexpectedpatterns”信息，说明仿真结果与预期不一致，将会有类似以下信息反馈：{56256ns: Mismatch at chain edt_cdma_subsys_regular_chain2 cell 333 namecdma/xxx\div_r_reg[0].o,Simulated x,Expected 0}从以上信息可以得知，错误出现在 56256ns 时刻，在第二条 regular 链的第 333 个扫描单元的输出端口，仿真结果为 X，期望值为 0。有了出错点的信息，再根据仿真
而箭头所示位置为对比点，即期望该点的仿真值与期望值一致，若不一致则compare_fail 会记录故障信息。除了波形图之外，仿真工具会提示“Errorbetweensimulatedandexpectedpatterns”信息，说明仿真结果与预期不一致，将会有类似以下信息反馈：{56256ns: Mismatch at chain edt_cdma_subsys_regular_chain2 cell 333 namecdma/xxx\div_r_reg[0].o,Simulated x,Expected 0}从以上信息可以得知，错误出现在 56256ns 时刻，在第二条 regular 链的第 333 个扫描单元的输出端口，仿真结果为 X，期望值为 0。有了出错点的信息，再根据仿真波形图进行进一步诊断，一般会向前追踪，找到出错的源头。另外对于 HAP level 的 Stuck-at 仿真，片上时钟是否合理翻转也非常重要，从图5.3 中可知，当 Scan_en=1 时，电路处于移位模式，可以看出时钟翻转了四次；当Scan_en=0 时，电路处于捕获模式，可以看出时钟翻转了一次，进行捕获操作，符合预期。
【参考文献】：
期刊论文
[1]一种提高芯片良率的时序电路缓冲器插入算法[J]. 戢小亮,佟星元,吴睿振,杜鸣. 电子学报. 2018(12)
[2]芯片内置测试电路的设计[J]. 丁东民,顾汉玉. 电子测试. 2018(14)
[3]串扰时延故障的SAT-ATPG算法研究[J]. 尚玉玲,钱尚,刘鹏. 计算机测量与控制. 2017(03)
[4]临界路径跟踪算法中自屏蔽和多路敏化现象的研究[J]. 侯明星,何亮,黄斌科,张喜俊. 微电子学与计算机. 2016(11)
[5]用于硬件模拟平台调试的低资源消耗扫描链插入方法[J]. 李涛,刘强. 计算机辅助设计与图形学学报. 2016(06)
[6]基于全扫描技术的可测性研究与应用[J]. 杨圣楠,王法翔. 中国集成电路. 2014(08)
[7]一种改进的层次化SOCs并行测试封装扫描单元[J]. 邓立宝,乔立岩,俞洋,彭喜元. 电子学报. 2012(05)
[8]用Design Compiler进行逻辑综合概述[J]. 杨光,赵庆哲. 微处理机. 2010(05)
[9]基于IEEE 1149.4标准的模拟电路功能性测试模型研究[J]. 崔伟,冯长江. 计算机测量与控制. 2009(09)
[10]如何用OCC电路实现at-speed测试[J]. 李冬,任敏华. 微处理机. 2009(04)
博士论文
[1]并行ATPG算法理论与原型系统设计技术研究[D]. 刘蓬侠.国防科学技术大学 2002
硕士论文
[1]基于TestKompress工具的EDT结构在基带芯片中的实现[D]. 邹琴.西安电子科技大学 2017
[2]一种基于parallel flow的Tessent MBIST的设计与验证[D]. 张新伟.西安电子科技大学 2017
[3]基于优化ATPG的可测试性设计与实现[D]. 何曦.电子科技大学 2016
[4]基于March算法的SRAM内建自测试设计与验证[D]. 郭明朝.西安电子科技大学 2015
[5]IP核低功耗测试研究与实现[D]. 孙海明.国防科学技术大学 2014
[6]SoC测试优化及其应用技术研究[D]. 向刚.哈尔滨工业大学 2011
[7]SoC中部分扫描结构可测性设计技术研究[D]. 谢永明.东南大学 2005
本文编号：3370390
本文链接：https://www.wllwen.com/kejilunwen/dianzigongchenglunwen/3370390.html
