射频集成电路封装FC技术开发及产业化
发布时间：2021-10-13 18:16
系统级封装为集成电路领域中全球近期开发的热点封测技术之一。系统级封装技术,是采用MCM技术可把模拟电路、数字电路、存储器、功率器件、光电器件、微波器件及各类片式化元器件有效地组装在封装体内,形成单一半导体集成电路不可能完成的多功能部件、子系统或系统。可使线路之间串扰噪声减少、阻抗很容易有效控制等,从而使集成电路整体性能得以提高。未来集成电路技术,无论是其特征尺寸、芯片面积和芯片包含的晶体管数,还是其发展轨迹和IC封装,发展主流都是:芯片规模越来越大,面积迅速减小;封装体积越来越小,功能越来越强;厚度变薄,引线间距不断缩小,引线也越来越多,并从两侧引脚到四周引脚,再到底面引脚;封装成本越来越低,封装的性能和可靠性越来越高,单位封装体积、面积上的IC密度越来高,线宽越来越细,并由单芯片封装向多芯片封装方向发展。近年来,倒装芯片的芯片固定方法作为最成功的封装技术之一出现。倒装芯片被用在射频系统中,这可以在根本上使其寄生效益最小化。倒装芯片由于使用了球阵列来进行电接触,使得寄生电感最小化并且提供最适宜的方法使视频信号传导到下一集成层级。本文通过对封装关键技术和关键工艺进行研究与开发,将完成多芯...
【文章来源】：北京工业大学北京市 211工程院校
【文章页数】：93 页
【学位级别】：硕士
【部分图文】：
全球封测代工产业值评估Fig.1-2Evaluationofglobalsealingandtestingindustryvalue多芯片系统级封装产品主要包含高端CPU、GPU、FPGA、网络处理器、移
图 2-2 射频集成电路系统级倒装封装产品的工艺流程Fig. 2-2 Process flow of RF integrated circuit system level flip chip packaging products2.2.2 工序说明移动终端用射频集成电路系统级封装产品的工艺流程和工序说明如下（按自前至后顺序）：① 上胶膜（Tapping）覆胶膜于晶圆表面，在晶圆研磨过程中保护晶面。② 晶圆背面研磨（Wafer Back Grinding）将晶圆研磨到客户或制程需求的厚度。③ 去胶膜（De-tapping）去除之前贴上保护晶圆线路的胶膜，以便后制程作业。④ 晶元贴膜（Wafer Mount）将切割胶膜贴合在晶元背面，并固定在铁框上。⑤ 晶圆切割（Wafer Saw）
顶层金属厚度 Top Metal Thickness (um) NA焊盘下是否有电路 CUP or not NA芯片识别方式 Die ID Option: Mapping or Die Inked □Mapping INK（4）基板信息和设计要求 Substrate Information and Design Requirement① 基板材料 Substrate Material: 镍钯金 ENEPIG② 基板厚度 Substrate Thickness(mm):240um③ 基板层数 Substrate Layer: 2 层（5）表面贴装 SMT 共需 21 个器件尺寸规格为 0201 的电容 Capacitance（6）芯片倒装 Flip Chip① 凸块类型 Bump Type ：copper pillar② 凸块直径 Bump Diameter Required (um)：80um③ 凸块最小间距 Bump Min. Pitch (um): 170um④ 凸块高度 Bump Height Required (um): 40+25um⑤ 凸块数目 Number of Bumps:34⑥ 凸块图 Bump Diagram Available or Not 如图 3-1 所示
【参考文献】：
期刊论文
[1]芯片底部填充胶的应用探讨[J]. 秦苏琼,王志,吴淑杰,谭伟. 电子工业专用设备. 2017(04)
[2]Flip Chip技术在集成电路封装中的应用[J]. 高峰. 电子世界. 2015(24)
[3]倒装芯片散热技术研究[J]. 黄铂. 电子技术与软件工程. 2015(11)
[4]倒装芯片键合技术发展现状与展望[J]. 叶乐志,唐亮,刘子阳. 电子工业专用设备. 2014(11)
[5]倒装芯片封装技术概论[J]. 张文杰,朱朋莉,赵涛,孙蓉,汪正平. 集成技术. 2014(06)
[6]倒装芯片封装技术的发展[J]. 刘培生,杨龙龙,卢颖,黄金鑫,王金兰. 电子元件与材料. 2014(02)
[7]电子封装与微组装密封技术发展[J]. 王俊峰. 电子工艺技术. 2011(04)
[8]射频系统的系统级封装[J]. 陈国辉,郑学仁,刘汉华,郑健. 电子产品可靠性与环境试验. 2005(01)
[9]中国及亚太地区的倒装芯片封装技术[J]. 杨建生,徐元斌. 电子质量. 2001(10)
博士论文
[1]基于倒装焊接的电子封装器件热性能的研究[D]. 杨莺.中南大学 2008
硕士论文
[1]低成本倒装芯片封装策略[D]. 左卫松.复旦大学 2008
本文编号：3435172
【文章来源】：北京工业大学北京市 211工程院校
【文章页数】：93 页
【学位级别】：硕士
【部分图文】：
全球封测代工产业值评估Fig.1-2Evaluationofglobalsealingandtestingindustryvalue多芯片系统级封装产品主要包含高端CPU、GPU、FPGA、网络处理器、移
图 2-2 射频集成电路系统级倒装封装产品的工艺流程Fig. 2-2 Process flow of RF integrated circuit system level flip chip packaging products2.2.2 工序说明移动终端用射频集成电路系统级封装产品的工艺流程和工序说明如下（按自前至后顺序）：① 上胶膜（Tapping）覆胶膜于晶圆表面，在晶圆研磨过程中保护晶面。② 晶圆背面研磨（Wafer Back Grinding）将晶圆研磨到客户或制程需求的厚度。③ 去胶膜（De-tapping）去除之前贴上保护晶圆线路的胶膜，以便后制程作业。④ 晶元贴膜（Wafer Mount）将切割胶膜贴合在晶元背面，并固定在铁框上。⑤ 晶圆切割（Wafer Saw）
顶层金属厚度 Top Metal Thickness (um) NA焊盘下是否有电路 CUP or not NA芯片识别方式 Die ID Option: Mapping or Die Inked □Mapping INK（4）基板信息和设计要求 Substrate Information and Design Requirement① 基板材料 Substrate Material: 镍钯金 ENEPIG② 基板厚度 Substrate Thickness(mm):240um③ 基板层数 Substrate Layer: 2 层（5）表面贴装 SMT 共需 21 个器件尺寸规格为 0201 的电容 Capacitance（6）芯片倒装 Flip Chip① 凸块类型 Bump Type ：copper pillar② 凸块直径 Bump Diameter Required (um)：80um③ 凸块最小间距 Bump Min. Pitch (um): 170um④ 凸块高度 Bump Height Required (um): 40+25um⑤ 凸块数目 Number of Bumps:34⑥ 凸块图 Bump Diagram Available or Not 如图 3-1 所示
【参考文献】：
期刊论文
[1]芯片底部填充胶的应用探讨[J]. 秦苏琼,王志,吴淑杰,谭伟. 电子工业专用设备. 2017(04)
[2]Flip Chip技术在集成电路封装中的应用[J]. 高峰. 电子世界. 2015(24)
[3]倒装芯片散热技术研究[J]. 黄铂. 电子技术与软件工程. 2015(11)
[4]倒装芯片键合技术发展现状与展望[J]. 叶乐志,唐亮,刘子阳. 电子工业专用设备. 2014(11)
[5]倒装芯片封装技术概论[J]. 张文杰,朱朋莉,赵涛,孙蓉,汪正平. 集成技术. 2014(06)
[6]倒装芯片封装技术的发展[J]. 刘培生,杨龙龙,卢颖,黄金鑫,王金兰. 电子元件与材料. 2014(02)
[7]电子封装与微组装密封技术发展[J]. 王俊峰. 电子工艺技术. 2011(04)
[8]射频系统的系统级封装[J]. 陈国辉,郑学仁,刘汉华,郑健. 电子产品可靠性与环境试验. 2005(01)
[9]中国及亚太地区的倒装芯片封装技术[J]. 杨建生,徐元斌. 电子质量. 2001(10)
博士论文
[1]基于倒装焊接的电子封装器件热性能的研究[D]. 杨莺.中南大学 2008
硕士论文
[1]低成本倒装芯片封装策略[D]. 左卫松.复旦大学 2008
本文编号：3435172
本文链接：https://www.wllwen.com/kejilunwen/dianzigongchenglunwen/3435172.html
