具有数字后端校正功能的9位50Ms/s SAR ADC设计
发布时间：2021-10-25 08:19
模数转换器（Analog to Digital Convertor,ADC）是连接自然界模拟信号与数字处理系统的桥梁,是集成电路设计的一个重要方向。当代无线便携设备驱使模数转换器向着高速、高精度以及低功耗的方向发展。与快闪型模数转换器、流水线型模数转换器相比,逐次逼近型模数转换器（SARADC）拥有相对较低的功耗,中等甚至较高的转换速度和精度以及简单的结构。其数字化程度高,能够充分受益于当代集成电路特征尺寸的日益缩小,因此被广泛应用,成为了模数转换器设计领域的一大热点。论文主要研究了应用于便携式数字处理系统的中精度、中速SARADC设计,提出了 一种具有数字后端校正功能的精度9位,采样率为50Ms/s的电容分段式SARADC。采用三态电荷重分配技术,降低了开关切换的功耗,并且提高了电荷重分配的速度;采用动态比较器提高比较速度,并且不消耗静态功耗;最后,提出一种数字后端冗余校正方法,移除桥电容失配带来的非线性,提高电路的性能。该ADC通过SMIC180nm工艺实现,电源电压1.8V。后仿结果表明,校正后的 ADC 的最大 DNL 和 INL 分别为+0.17/-0.67 LSB 和+0....
【文章来源】：浙江大学浙江省 211工程院校 985工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
图１．２快闪型ＡＤＣ结构示意图??１．２．２两级快闪型ＡＤＣ??
读码的质量为１￣４０磅。＾％年，数学家Ｔａｒｔａｇｌｉａ提出了?一种新的方法，使用质??量分别为１，２，４，８，１６，＾磅的珪码，其算法类似今天的ＳＡＲＡＤＣ的基本算法。该??算法的量程在６３磅Ｗ内，化原先的４０磅设定高出很多。称重的过程如图１．６所??示，假设我们所要称重的物品是４５磅。??■＂Ｔ；；；；；；－?．假设物品质量为４５磅??－????Ｘ＞?３２？?／?＼?是，最髙位１??二二二二?Ｘ?＞?（３２＂Ｈ１６）?？?否，第二位为０??．１１Ｈ…Ｈ?Ｘ?＞?（３２＋８）?？?是，第兰位为１??－－Ｘ?３?Ｃ３２＋ｅ＋４：＞?？?是，第四位为?１??ｍ?Ｘ?３?（３２＋８＋４＋２）?？?否，第五位为０??□?Ｘ?３?Ｃ３２＋ｅ＋４＋＊０?？?是，第六位为?１??Ｘ?＝?４５ｉ〇＝?ＩＯＩＩＯＩ２??图１．６二分搜索法示意图??１．２．５过采样型ＡＤＣ??输入信号的最高频率ｆｍ远远小于０．５倍的采样频率的ＡＤＣ
??图１．７?２－Ａ型ＡＤＣ原理示意图??每一种ＡＤＣ都有自身的优点和缺点，因为它们都在转换速度、精度、功耗、??尺寸、静态特性和动态特性之间做取舍。对于特定的应用，某些指标会比其他的??参数更为重要。比如，高性能传感器需要高精度的ＡＤＣ，但是对转换速度和功??耗的要求并不高；通信系统需要非常高的采样速度，但是对精度和功耗要求化不??商。??精度??Ｌ?／丈?Ａ?ＡＤＣ??２２?－?｜／?Ｐｉｐｅｌｉｎｅｄ?ＡＤＣ??ｉ；?＾Ｈｉ??１２?－?＼ＳＡＲＡＤＣ??２?Ｆ????，速度??１ｋ?１０ｋ?１００ｋ?１Ｍ?１０Ｍ?１００Ｍ１Ｇ?１０Ｇ??图１．８不同类型ＡＤＣ的适用领域??８??
【参考文献】：
期刊论文
[1]A 10 b 50 MS/s two-stage pipelined SAR ADC in 180 nm CMOS[J]. 沈易,刘术彬,朱樟明. Journal of Semiconductors. 2016(06)
[2]A 10-bit 50-MS/s reference-free low power SAR ADC in 0.18-μm SOI CMOS technology[J]. 乔宁,张国全,杨波,刘忠立,于芳. 半导体学报. 2012(09)
本文编号：3457010
【文章来源】：浙江大学浙江省 211工程院校 985工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
图１．２快闪型ＡＤＣ结构示意图??１．２．２两级快闪型ＡＤＣ??
读码的质量为１￣４０磅。＾％年，数学家Ｔａｒｔａｇｌｉａ提出了?一种新的方法，使用质??量分别为１，２，４，８，１６，＾磅的珪码，其算法类似今天的ＳＡＲＡＤＣ的基本算法。该??算法的量程在６３磅Ｗ内，化原先的４０磅设定高出很多。称重的过程如图１．６所??示，假设我们所要称重的物品是４５磅。??■＂Ｔ；；；；；；－?．假设物品质量为４５磅??－????Ｘ＞?３２？?／?＼?是，最髙位１??二二二二?Ｘ?＞?（３２＂Ｈ１６）?？?否，第二位为０??．１１Ｈ…Ｈ?Ｘ?＞?（３２＋８）?？?是，第兰位为１??－－Ｘ?３?Ｃ３２＋ｅ＋４：＞?？?是，第四位为?１??ｍ?Ｘ?３?（３２＋８＋４＋２）?？?否，第五位为０??□?Ｘ?３?Ｃ３２＋ｅ＋４＋＊０?？?是，第六位为?１??Ｘ?＝?４５ｉ〇＝?ＩＯＩＩＯＩ２??图１．６二分搜索法示意图??１．２．５过采样型ＡＤＣ??输入信号的最高频率ｆｍ远远小于０．５倍的采样频率的ＡＤＣ
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【参考文献】：
期刊论文
[1]A 10 b 50 MS/s two-stage pipelined SAR ADC in 180 nm CMOS[J]. 沈易,刘术彬,朱樟明. Journal of Semiconductors. 2016(06)
[2]A 10-bit 50-MS/s reference-free low power SAR ADC in 0.18-μm SOI CMOS technology[J]. 乔宁,张国全,杨波,刘忠立,于芳. 半导体学报. 2012(09)
本文编号：3457010
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