应用于数字DC-DC转换器的高分辨率数字脉宽调制器设计
发布时间：2021-11-07 00:01
数字控制在电力电子领域的优势使得数字脉冲宽度调制的使用日益增加,然而其分辨率不足一直是制约开关电源领域中数字控制技术发展的主要因素之一。针对高分辨率数字脉冲宽度调制的应用需求,该文提出一种基于高速进位链结构的高分辨率数字脉冲宽度调制电路。该电路采用计数器、比较器、固定相移锁相环单元及高速进位链的混合结构,有效地提高了分辨率,并在Altera的Cyclone Ⅳ低成本现场可编程门阵列器件上实现。实验结果显示,当输入参考时钟工作频率为70 MHz时,该结构的分辨率可达到56 ps。此外,该电路还具有较宽的开关频率调节范围及较好的线性度等优点。
【文章来源】：电子与信息学报. 2020,42(11)北大核心EICSCD
【文章页数】：8 页
【部分图文】：
混合DPWM的高速进位链结构图
黾洞シ⑵?FF7，使输出信号PWM置为高电平。相应输入的duty[7:6]作为控制第2粗延迟模块PLL的选择信号，选择经PLL后的一路输出时钟送入译码器输出端的与门阵列作为触发使能信号，如图第2延迟模块，在一个周期可以分为4个第2粗延时单元。PLL用于配置4个时钟：CLK_0,CLK_90,CLK_180和CLK_270，并且配置其占空比略小于25%，避免占空比大于25%时而导致出现非线性的结果。与此同时，通过D触发器FF0与其他两个模块同步之下，控制命令duty[7:6]选择合图4进位链的关键路径表1输入数据流信号duty对应的输出理想延迟时间和输出占空比命令duty(M1:0)tDDKDK1···D1D000···000010000···0000···001tc01000···0000···0102tc00100···00.........11···111Ktc00000···012822电子与信息学报第42卷
?涣词淙攵擞朊旁?duty[5:0]所选择的特定位置电平拉高，其余进位链输入均为低电平。输入的高电平以所在位置为起点开始向沿进位链向上进位并输出trg_delay信号，实现加法器进位做精确延时的功能。同时，计数器输出信号反相后经过上升沿触发的触发器FF2得到reset_high1，在输入数据流信号duty[8]控制下，reset_high1信号分别在进位链输出信号trg_delay的上升沿和下降沿经过触发器FF4和FF5，输出得到reset_high2信号。最终在进位链输出端得到高电平送入触发器FF6的时钟端，图5基于高速进位链的混合DPWM电路结构第11期张章等：应用于数字DC-DC转换器的高分辨率数字脉宽调制器设计2823
【参考文献】：
期刊论文
[1]FPGA-based high resolution DPWM control circuit[J]. SONG Hu,JIANG Naiti,HU Shanshan,LI Hongtao. Journal of Systems Engineering and Electronics. 2018(06)
本文编号：3480765
【文章来源】：电子与信息学报. 2020,42(11)北大核心EICSCD
【文章页数】：8 页
【部分图文】：
混合DPWM的高速进位链结构图
黾洞シ⑵?FF7，使输出信号PWM置为高电平。相应输入的duty[7:6]作为控制第2粗延迟模块PLL的选择信号，选择经PLL后的一路输出时钟送入译码器输出端的与门阵列作为触发使能信号，如图第2延迟模块，在一个周期可以分为4个第2粗延时单元。PLL用于配置4个时钟：CLK_0,CLK_90,CLK_180和CLK_270，并且配置其占空比略小于25%，避免占空比大于25%时而导致出现非线性的结果。与此同时，通过D触发器FF0与其他两个模块同步之下，控制命令duty[7:6]选择合图4进位链的关键路径表1输入数据流信号duty对应的输出理想延迟时间和输出占空比命令duty(M1:0)tDDKDK1···D1D000···000010000···0000···001tc01000···0000···0102tc00100···00.........11···111Ktc00000···012822电子与信息学报第42卷
?涣词淙攵擞朊旁?duty[5:0]所选择的特定位置电平拉高，其余进位链输入均为低电平。输入的高电平以所在位置为起点开始向沿进位链向上进位并输出trg_delay信号，实现加法器进位做精确延时的功能。同时，计数器输出信号反相后经过上升沿触发的触发器FF2得到reset_high1，在输入数据流信号duty[8]控制下，reset_high1信号分别在进位链输出信号trg_delay的上升沿和下降沿经过触发器FF4和FF5，输出得到reset_high2信号。最终在进位链输出端得到高电平送入触发器FF6的时钟端，图5基于高速进位链的混合DPWM电路结构第11期张章等：应用于数字DC-DC转换器的高分辨率数字脉宽调制器设计2823
【参考文献】：
期刊论文
[1]FPGA-based high resolution DPWM control circuit[J]. SONG Hu,JIANG Naiti,HU Shanshan,LI Hongtao. Journal of Systems Engineering and Electronics. 2018(06)
本文编号：3480765
本文链接：https://www.wllwen.com/kejilunwen/dianzigongchenglunwen/3480765.html
