先进集成电路的全芯片ESD防护研究
发布时间：2021-12-02 00:42
近年来,我国的集成电路产业发展迅速,陆续涌现出不少优秀的半导体公司,很多公司、研究所和高校也将目光放在了高性能集成电路研究上,高性能集成电路的高工作频率、低功耗等特点要求必须采用先进半导体制造工艺进行制造。在此背景下,集成电路产品的可靠性是其具有国际竞争力的重要保障。对此,本论文开展了先进工艺下集成电路ESD全芯片防护的研究工作。本文讲解了ESD的基本概念,通过统计数据说明ESD引起集成电路失效带来的损失之大,对集成电路的ESD防护研究迫在眉睫。在急需对集成电路进行ESD防护的基础上,引出ESD防护设计的基础概念,介绍ESD防护设计窗口在ESD设计中的指导作用。讲解二极管、BJT管、MOS管和SCR等器件的ESD工作原理。说明常规SCR的瞬态特性不符合ESD设计窗口,引入MLSCR、LVTSCR等低触发电压SCR的原理分析。由于为了进行电平兼容,先进工艺下的部分I/O会工作在高压下,高压I/O的ESD防护需要投入更大精力。ESD全芯片防护首先需要研究ESD器件的性能,本文基于28nm CMOS工艺对二极管、MOS管、低触发电压SCR以及Cascode器件进行研究。其中二极管与MOS管的...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：80 页
【学位级别】：硕士
【部分图文】：
ESD设计窗口
电子科技大学硕士学位论文10对CDM的放电形式产生较大影响，因此没有一个准确的CDM等效模型。简化的CDM模型等效电路如图2-4所示，其中CCDM表示芯片电容，RCDM是芯片外部通路的电阻，以1kVCDM事件为例，典型的模型参数为：CCDM为10pF，DUT电阻RL为10Ω，DUT电感LS为10nH[33]。由于CDM模型参数与集成电路封装形式、集成电路位置、环境湿度、接触物体材料与形状等诸多因素相关，因此CDM等效模型的充电电容、寄生电阻、寄生电感等参数需要根据具体场景来调整。LSRLCCDMKRCDMDUT图2-4典型的CDM等效模型人体模型HBM、机器模型MM和器件充电模型CDM的放电脉冲波形如图2-5所示[34]。可以看出，CDM的脉冲上升时间远小于HBM和MM，CDM脉冲上升时间通常约为0.3ns，脉冲持续时间在10ns以内，虽然CDM的持续时间很短，但其放电峰值电流能达到15安培以上，因此对集成电路的破坏性较大，尤其当集成电路工艺进入纳米量级后，随着变薄场效应管的栅氧化层变薄，氧化层击穿电压降低，集成电路面临CDM时的损坏风险大大增加。图2-5HBM、MM和CDM的放电波形图2.2.2传输线脉冲（TLP）测试模型人体模型（HBM）、机器模型（MM）和器件充电模型（CDM），都能用于测
电子科技大学硕士学位论文12测试的描点数据，每次TLP脉冲过后，TLP系统产生强度相同的直流电压（VDD）测试DUT的漏电特性，通过多次“TLP-直流-TLP-直流-…”的循环，将所有的描点数据拟合，如图2-8（b）所示，即可得到DUT的TLP测试I-V特性曲线和漏电流曲线。图2-7TLP系统示意图漏电流曲线（TLP电流-漏电流）IV曲线（TLP电压-TLP电流）TLP电压（V）漏电流（A）TLP电流（A）(a)(b)图2-8典型的TLP测试曲线图(a)TLP脉冲电流、电压随时间变化曲线;(b)TLPI-V特性曲线由于TLP脉冲参数的可控制性以及TLP脉冲方波信号的可重复性，TLP测试的结果十分稳定。并且TLP通常采用的脉冲宽度为100ns，脉冲上升时间为10ns，因此TLP可以用来近似地表征HBM测试结果，从图2-8（b）中可以得到设计窗口中所提到的Vt、Vh、It2等关键数据，通过It2可以换算出被测器件可耐受的最大HBM电压，换算方法如公式(2-1)所示，其中Ron为被测器件的开启电压。由于Ron通常为数欧姆，大尺寸器件的Ron甚至小于1欧姆，因此可以忽略Ron，得到简化的HBM电压换算公式，如公式（2-2）所示。
【参考文献】：
期刊论文
[1]Improving robustness of GGNMOS with P-base layer for electrostatic discharge protection in 0.5-μm BCD process[J]. 侯飞,陈瑞博,杜飞波,刘继芝,刘志伟,刘俊杰. Chinese Physics B. 2019(08)
博士论文
[1]ESD保护器件研究及其在电路协同设计中的应用[D]. 黄晓宗.电子科技大学 2017
[2]集成电路高压ESD防护器件的研究[D]. 梁海莲.江南大学 2014
[3]先进工艺下集成电路的静电放电防护设计及其可靠性研究[D]. 马飞.浙江大学 2014
[4]CMOS射频集成电路片上ESD防护研究[D]. 杜晓阳.浙江大学 2009
硕士论文
[1]基于BCD工艺的ESD器件性能研究与优化[D]. 刘毅.电子科技大学 2015
[2]新型Nanowire器件的测试、建模与仿真[D]. 张国彦.电子科技大学 2015
本文编号：3527375
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：80 页
【学位级别】：硕士
【部分图文】：
ESD设计窗口
电子科技大学硕士学位论文10对CDM的放电形式产生较大影响，因此没有一个准确的CDM等效模型。简化的CDM模型等效电路如图2-4所示，其中CCDM表示芯片电容，RCDM是芯片外部通路的电阻，以1kVCDM事件为例，典型的模型参数为：CCDM为10pF，DUT电阻RL为10Ω，DUT电感LS为10nH[33]。由于CDM模型参数与集成电路封装形式、集成电路位置、环境湿度、接触物体材料与形状等诸多因素相关，因此CDM等效模型的充电电容、寄生电阻、寄生电感等参数需要根据具体场景来调整。LSRLCCDMKRCDMDUT图2-4典型的CDM等效模型人体模型HBM、机器模型MM和器件充电模型CDM的放电脉冲波形如图2-5所示[34]。可以看出，CDM的脉冲上升时间远小于HBM和MM，CDM脉冲上升时间通常约为0.3ns，脉冲持续时间在10ns以内，虽然CDM的持续时间很短，但其放电峰值电流能达到15安培以上，因此对集成电路的破坏性较大，尤其当集成电路工艺进入纳米量级后，随着变薄场效应管的栅氧化层变薄，氧化层击穿电压降低，集成电路面临CDM时的损坏风险大大增加。图2-5HBM、MM和CDM的放电波形图2.2.2传输线脉冲（TLP）测试模型人体模型（HBM）、机器模型（MM）和器件充电模型（CDM），都能用于测
电子科技大学硕士学位论文12测试的描点数据，每次TLP脉冲过后，TLP系统产生强度相同的直流电压（VDD）测试DUT的漏电特性，通过多次“TLP-直流-TLP-直流-…”的循环，将所有的描点数据拟合，如图2-8（b）所示，即可得到DUT的TLP测试I-V特性曲线和漏电流曲线。图2-7TLP系统示意图漏电流曲线（TLP电流-漏电流）IV曲线（TLP电压-TLP电流）TLP电压（V）漏电流（A）TLP电流（A）(a)(b)图2-8典型的TLP测试曲线图(a)TLP脉冲电流、电压随时间变化曲线;(b)TLPI-V特性曲线由于TLP脉冲参数的可控制性以及TLP脉冲方波信号的可重复性，TLP测试的结果十分稳定。并且TLP通常采用的脉冲宽度为100ns，脉冲上升时间为10ns，因此TLP可以用来近似地表征HBM测试结果，从图2-8（b）中可以得到设计窗口中所提到的Vt、Vh、It2等关键数据，通过It2可以换算出被测器件可耐受的最大HBM电压，换算方法如公式(2-1)所示，其中Ron为被测器件的开启电压。由于Ron通常为数欧姆，大尺寸器件的Ron甚至小于1欧姆，因此可以忽略Ron，得到简化的HBM电压换算公式，如公式（2-2）所示。
【参考文献】：
期刊论文
[1]Improving robustness of GGNMOS with P-base layer for electrostatic discharge protection in 0.5-μm BCD process[J]. 侯飞,陈瑞博,杜飞波,刘继芝,刘志伟,刘俊杰. Chinese Physics B. 2019(08)
博士论文
[1]ESD保护器件研究及其在电路协同设计中的应用[D]. 黄晓宗.电子科技大学 2017
[2]集成电路高压ESD防护器件的研究[D]. 梁海莲.江南大学 2014
[3]先进工艺下集成电路的静电放电防护设计及其可靠性研究[D]. 马飞.浙江大学 2014
[4]CMOS射频集成电路片上ESD防护研究[D]. 杜晓阳.浙江大学 2009
硕士论文
[1]基于BCD工艺的ESD器件性能研究与优化[D]. 刘毅.电子科技大学 2015
[2]新型Nanowire器件的测试、建模与仿真[D]. 张国彦.电子科技大学 2015
本文编号：3527375
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