基于FPGA的时钟同步功耗信息采集方法

发布时间：2021-12-19 06:54

　　传统的异步采集方法会影响采集到的功耗信息的信噪比,降低功耗分析的成功率。针对异步采集的问题,提出一种新的时钟同步功耗信息采集方法。该采集方法基于现场可编程门阵列（FPGA）的时钟同步采集平台,利用基于FPGA时钟同步设备向待采集设备和示波器发送同步的时钟信号,使采集过程中的待采集设备与示波器的工作状态同步。在此基础上运用电气解耦原理,隔离外部信号对待采集设备的影响,改善功耗信息的信躁比。通过相关功耗分析进行实验验证,结果表明,该方法采集效率最高提升66.7%,明显提高功耗分析的成功率。 

【文章来源】：计算机工程. 2020,46(06)北大核心CSCD

【文章页数】：7 页

【部分图文】：

图1 时钟同步采集系统

在完成基于FPGA时钟同步设备的硬件设计后,编译Verilog代码,并将编译后产生的比特流文件通过JTAG下载到Airtex-7 FPGA的Basys3中。用数字示波器对图1的CLK1’(经过电气解耦后的CLK1)、CLK2信号进行检测,结果如图2所示。其中,C2信道为采集参考时钟CLK2,C3信道为工作时钟CLK1’,其相位差稳定在-1°～+1°范围内。2 同步采集平台设计

与传统采集方式相比,本文设计的同步采集方法主要在待测设备和示波器上体现差异。在传统方法异步采集时,待测设备的工作时钟来源于晶振,而在同步采集时,待测设备的工作时钟由基于FPGA的时钟同步设备提供并通过SAKURA-G上的I/O引脚引入。传统方法异步采集时,示波器一般使用内置的采集时钟,而在同步采集时,数字示波器的采集时钟由基于FPGA的时钟同步设备提供并通过示波器外部组件WR6Zi-ExtRef-IN/OUT[13]引入。该组件可以接受外部参考时钟,使内部采集时钟与外部参考时钟相位一致,且示波器内部采集时钟频率可任意调节,如图3所示。本文设计的同步采集步骤如下:

【参考文献】：
期刊论文
[1]USBKey设备功耗采集方法研究[J]. 刘玉兵,许森,单勇龙.  计算机工程. 2016(01)
[2]抗侧信道攻击的SM4多路径乘法掩码方法[J]. 谭锐能,卢元元,田椒陵.  计算机工程. 2014(05)

博士论文
[1]面向密码芯片的旁路攻击关键技术研究[D]. 张涛.电子科技大学 2008



本文编号：3543964