一种应用于TDC的低抖动延迟锁相环电路设计

发布时间：2017-05-10 09:11

  本文关键词：一种应用于TDC的低抖动延迟锁相环电路设计，由笔耕文化传播整理发布。

【摘要】：本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.
【作者单位】： 东南大学无锡分校;东南大学集成电路学院;
【关键词】： 延迟锁相环 时间数字转换器 静态相位误差 宽动态范围 时钟抖动
【基金】：江苏省自然科学基金(No.BK2012559) 中央高校基本科研业务费专项资金资助,江苏省普通高校研究生科研创新计划资助项目(No.SJLX15_0098)
【分类号】：TN911.8
【正文快照】： x TDC的应用需求.DLL内部压控延迟线所产生的多相5 H 均匀分布时钟用于剩余误差时间的细分辨,受控延迟延迟锁相环(Delay-Locked Loop,DLL)因其独有 线输出时钟作为高段位线性反馈移位寄存器(Linear的多相交错时钟输出特性,广泛应用于高稳定数字同 Feedback Shift Register,LFS

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本文编号：354403