符合PCIe2.0规范的时钟数据恢复电路设计

发布时间：2017-05-15 23:03

  本文关键词：符合PCIe2.0规范的时钟数据恢复电路设计，，由笔耕文化传播整理发布。

【摘要】：在信息技术不断发展以及“大数据”概念广泛应用的背景下,芯片与芯片之间的信息传输量越来越大。传统的并行接口受到芯片封装、信道串扰和板级互连等因素的制约,已经无法满足需求。高速串行接口逐渐代替传统的并行接口成为主流发展趋势。PCIe协议作为一种最热门的高速串行传输技术的协议规范,已经得到了广泛的认可,并且朝着更高的数据率发展。时钟数据恢复电路作为PCIe协议中描述的物理层中的核心电路,负责从接收机前端接收到的串行数据中恢复出时钟信号,并利用该恢复时钟重新定时接收到的串行数据,从而降低串行传输数据在信道传输过程中引入的抖动,提高通信质量。本文基于TSMC 40nm CMOS工艺,采用“自顶向下”的电路设计思想,设计了一款符合PCIe2.0协议规范的时钟数据恢复电路。本文的主要工作有：1.在对时钟数据恢复电路的工作原理分析以及几种常见的典型结构的对比基础上,对传统的相位差值型的时钟数据恢复电路提出改进,加入了频数可选的分频器以满足PCIe2.0协议规范描述的两种数据率(5Gbps和2.5Gbps)工作模式。2.对本文改进的时钟数据恢复电路结构进行相位域线性建模,然后利用Simulink仿真,选取合适的传递函级参数。3.基于TSMC 40nm CMOS工艺,设计符合PCIe2.0协议规范的时钟数据恢复电路。鉴相器选择的是半速率的二进制鉴相器,环路滤波器选用的是比例积分型的数字环路滤波器,数字到相位转换模块采用的是“四边形”近似的方法,其主要模块包括电流舵型数模转换器和四路正交开关跨导混频器。4.对相位差值电路进行详细的理论分析,在原有的开关跨导混频器基础上,设计一种四路正交开关跨导混频器,用于相位差值器。5.在TSMC 40nm CMOS工艺基础上,设计符合PCIe2.0协议规范的时钟数据恢复电路版图,并给出其后仿结果。本文设计的CDR电路的版图面积为199.4μm*97.1μm。后仿结果表明,在输入数据率为5Gbps的7阶伪随机序列的情况下,在TT工艺角下锁定时间为0.91μs,恢复数据的抖动峰峰值为14.88ps,功耗为11.24mW,;在输入数据率为2.5Gbps的7阶伪随机序列的情况下,在TT工艺角下锁定时间为1.53μs,恢复数据的抖动峰峰值为37.13ps,功耗为6.36 mW。满足设计要求。
【关键词】：PCIe2.0 高速串行接口 时钟数据恢复 相位差值器
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN432
【目录】：

• 摘要5-9
• 第1章 绪论9-13
• 1.1 课题背景及研究意义9-10
• 1.2 国内外研究现状10-12
• 1.3 论文的主要内容和章节安排12-13
• 第2章 时钟数据恢复(CDR)电路概述13-28
• 2.1 CDR电路的基本原理13-14
• 2.2 典型CDR电路结构14-24
• 2.2.1 锁相环(PLL)型CDR15-18
• 2.2.2 延迟锁相环(DLL)型CDR18-19
• 2.2.3 相位插值(PI)型CDR19-20
• 2.2.4 注入锁定型CDR20
• 2.2.5 过采样型CDR20-21
• 2.2.6 门控振荡型CDR21-22
• 2.2.7 高Q值的带通滤波器型CDR22-23
• 2.2.8 各种结构对比23-24
• 2.3 CDR电路关键性能指标24-28
• 2.3.1 信噪比25
• 2.3.2 抖动25-26
• 2.3.3 误码率和眼图26-28
• 第3章 符合PCIe2.0的CDR行为级建模28-50
• 3.1 电路结构改进28-31
• 3.2 行为级建模31-37
• 3.2.1 BBPD线性建模32-34
• 3.2.2 数字环路滤波器(DLF)线性建模34-36
• 3.2.3 数相转换器(DPC)线性建模36-37
• 3.3 传递函数推导37-42
• 3.3.1 闭环传递函数37-41
• 3.3.2 抖动容限函数41-42
• 3.4 Simulink仿真42-50
• 3.4.1 闭环传递函数仿真43-46
• 3.4.2 抖动容限函数仿真46-47
• 3.4.3 锁定时间仿真47-50
• 第4章 符合PCIe2.0的CDR电路设计50-87
• 4.1 半速率BBPD电路设计51-64
• 4.1.1 采样器54-59
• 4.1.2 对齐模块59-60
• 4.1.3 逻辑组合电路模块60-61
• 4.1.4 BBPD整体仿真61-64
• 4.2 数字环路滤波器(DLF)电路设计64-72
• 4.2.1 多数表决(MV)电路65-67
• 4.2.2 比例积分型滤波器及积分器67-71
• 4.2.3 数字环路滤波器整体仿真71-72
• 4.3 数相转换器(DPC)电路设计72-82
• 4.3.1 电流舵DAC75-78
• 4.3.2 四路正交开关跨导混频器78-80
• 4.3.3 数相转换器(DPC)整体仿真80-82
• 4.4 频数可选分频器电路设计82-83
• 4.5 CDR整体电路前仿83-87
• 第5章 CDR版图设计及后仿87-95
• 5.1 集成电路版图设计基本知识87-89
• 5.1.1 噪声考虑87-88
• 5.1.2 串扰效应88
• 5.1.3 天线效应88-89
• 5.1.4 匹配89
• 5.2 CDR版图设计89-90
• 5.3 后仿结果90-95
• 第6章 总结与展望95-97
• 6.1 总结95-96
• 6.2 展望96-97
• 参考文献97-101
• 致谢101-103
• 攻读硕士期间取得的研究成果103

【参考文献】

中国硕士学位论文全文数据库 前2条

1 田永刚;多通道高速时钟数据恢复电路设计[D];电子科技大学;2015年

2 蔡伟鹏;应用于1394b物理层实现的时钟数据恢复电路的研究和设计[D];北京交通大学;2014年

  本文关键词：符合PCIe2.0规范的时钟数据恢复电路设计，由笔耕文化传播整理发布。

本文编号：369074