基于28NM工艺ASIC芯片的静态时序分析与优化

发布时间：2023-02-08 16:10

　　随着智能时代的到来,芯片功能越来越复杂,时钟频率越来越高,设计规模越来越大,对集成电路的设计提出了新的挑战。只有满足时序约束,才能实现正确的芯片功能,所以芯片的时序检查工作就显得至关重要,同时正确有效的时序优化方法也是芯片设计的重点。本文基于UMC 28nm工艺条件下对MCU芯片内部模块进行物理设计,模块规模达到1200万门,并通过EDA工具PrimeTime进行静态时序分析(Static Timing Analysis,STA),并通过工程更改命令(Engineering Change Order,ECO)完成时序优化。为了使芯片满足多种约束条件和工作环境,采用多端角多模式(Multi-Mode Multi-Corner,MMMC)分析方式,本次设计中使用多种工艺、电压、温度(Process Voltage Temperature,PVT)工作环境和三种约束条件,共构成了 18中分析模式。本文设计中片上误差(On-Chip Violation,OCV)系数高达18%,对于高频率时钟的芯片设计,会引起很多时序违例。对于在延迟计算时公共路径延迟过于悲观而导致时序违例,采用去除悲观公共路径...

【文章页数】：80 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
第一章 概述
    1.1 研究背景和意义
    1.2 静态时序分析的特点
        1.2.1 数字集成电路设计流程
        1.2.2 静态时序分析的优势
    1.3 论文主要内容和结构
第二章 静态时序分析的基本理论
    2.1 标准单元库
        2.1.1 CMOS逻辑电路
        2.1.2 标准单元库
    2.2 路径延时的计算
        2.2.1 器件延迟
        2.2.2 互连线延迟
    2.3 静态时序分析基本概念
        2.3.1 时钟特性
        2.3.2 时序验证条件分析
        2.3.3 建立/保持时间
    2.4 本章小结
第三章 基于UMC 28nm的静态时序分析环境
    3.1 时序分析数据准备
    3.2 多端角多模式(MMMC)验证环境
        3.2.1 MMMC分析情景构成
        3.2.2 分析模式
    3.3 其他验证环境因素
        3.3.1 时序分析的设计规则检查
        3.3.2 时序分析与功耗分析
        3.3.3 时序分析与信号完整性分析
    3.4 时序路径与时序分析
    3.5 信号完整性分析
    3.6 本章小结
第四章 静态时序分析优化方法
    4.1 时序优化方案
    4.2 ECO流程
        4.2.1 Pre-mask ECO方法
        4.2.2 Post-mask ECO方法
    4.3 本章小结
第五章 时序结果分析与优化
    5.1 时序结果
        5.1.1 Transition违例与优化
        5.1.2 Fanout和Capacitance违例与优化
    5.2 Setup和Hold违例与优化
        5.2.1 Setup违例与优化
        5.2.2 Hold违例以及优化
        5.2.3 Setup和Hold违例竞争优化
    5.3 PT与Innovus时序报告分析
    5.4 功耗优化对时序优化的影响
    5.5 时序收敛的特殊设置
    5.6 本章小结
第六章 总结与展望
    6.1 总结
    6.2 展望
参考文献
发表论文和参加科研情况
致谢



本文编号：3737978