高性能微处理器IP核的静态时序分析与设计

发布时间：2023-04-03 18:11

　　随着集成电路行业的发展,逐步提升的设计复杂性、稳定提高的电路性能、不断缩小的芯片尺寸与不断提升的集成度等众多因素影响,对设计的电路时序有了更加高的要求。时序分析是集成电路设计中十分重要的一个方面,它能检验设计在时序上的正确性,决定芯片在指定的频率下是否能正常工作。因此,它也是芯片是否可以进行流片的重要参考点。为保证芯片在预期性能要求下能正常工作,时序验证必须考虑众多的因素,通常所使用的时序检验技术已经无法满足复杂性如此高的时序检验要求。本文旨在研究适合大型规模集成电路的静态时序分析方法,借以检查电路设计在时序方面是否准确,并保障电路设计能够在所要求的工作频率之下正常工作。基于高性能微处理器IP核的研制,对静态时序分析的基本情况进行研究,包括国内外的研究现状,静态时序的基本原理等。主要完成以下研究工作:(1)对高性能微处理器IP核内的各单元进行时序建模。基于Nanotime(NT)对不同的复杂D触发器和多米诺结构进行时序模型提取,采取不同的处理方式,解决了单元拓扑结构识别错误的问题。建立了检查机制来保证建库的准确性,并在此基础上对高性能微处理器IP核进行时序验证。(2)采用分层处理思想对...

【文章页数】：68 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
第1章 绪论
    1.1 研究背景与意义
    1.2 后端设计的国内外研究现状
    1.3 论文的研究内容
    1.4 论文结构
第2章 静态时序分析的概述
    2.1 延时计算方法
    2.2 时序路径分析方法
    2.3 静态时序分析模式
第3章 时序建模
    3.1 标准单元时序建模
        3.1.1 Configure文件设置
        3.1.2 仿真模型配置
        3.1.3 结果验证机制
    3.2 非标准单元时序建模
        3.2.1 时序建模环境配置
        3.2.2 结构识别
        3.2.3 仿真验证
    3.3 SRAM模块时序建模
        3.3.1 SRAM时序建模流程
        3.3.2 典型信号分析
第4章 静态时序分析实现
    4.1 时序环境搭建和约束设置
        4.1.1 STA环境配置
        4.1.2 时序约束设置
    4.2 时序检查及修复
        4.2.1 时序修改前报告
        4.2.2 违例路径修复及方法
        4.2.3 建立时间优化方法
        4.2.4 保持时间优化方法
    4.3 时序分析覆盖率报告
第5章 形式验证实现
    5.1 形式验证原理
    5.2 形式验证结果分析
第6章 总结与展望
参考文献
致谢
个人简历
在校期间发表的学术论文及研究成果



本文编号：3780894