40nm CMOS 25Gb/s无参考时钟全速率CDR集成电路的研究与设计

发布时间：2023-04-07 21:48

　　5G通信、超级数据中心、宽带城域网及局域网等支撑着移动互联、物联网以及云计算等业务的蓬勃发展,而25G甚至100G、400G超高速光收发器是其核心基础模块之一。超高速数据传输会导致接收端收到的信号畸变很严重,而收发器中用来从畸变信号中恢复出高质量时钟和数据的时钟数据恢复电路(CDR)就显得尤为重要。本文采用标准40nm CMOS工艺研究并设计了两款无参考时钟全速率25Gb/s CDR电路,且该25Gb/s CDR通过多路并行也可应用于100G、400G等超高速光收发器中。设计了一款多环路无参考全速率CDR电路。通过将鉴频环路的控制支路和鉴相环路的积分控制支路接入VCO的粗控端,将鉴相环路的比例控制支路接入VCO的细控端,一方面可以同时实现宽捕获范围和高抖动性能,另一方面可以实现更快的环路锁定速度以及更小的滤波器面积。CDR电路主要由全速率Bang-Bang型鉴频鉴相器(PFD)、正交时钟输出的四级环形压控振荡器(VCO)、三个电压/电流转换电路(V/I)及环路滤波器(LPF)构成。其中,双控制端的环形VCO采用了新型的反相器调谐方式,不仅可以获得更宽的频率调谐范围,而且可以提高调谐线性...

【文章页数】：102 页

【学位级别】：硕士

【文章目录】：
摘要
abstract
专用术语注释表
第一章 绪论
    1.1 研究背景及意义
    1.2 国内外研究现状
    1.3 本文主要研究内容以及创新点
    1.4 论文的组织结构
第二章 CDR电路的结构与设计原理
    2.1 CDR电路的基本结构
        2.1.1 相位反馈跟踪环路结构
        2.1.2 无反馈及无跟踪环路结构
        2.1.3 CDR电路结构的比较总结
    2.2 CDR电路的性能指标
        2.2.1 抖动产生
        2.2.2 抖动传输
        2.2.3 抖动容限
    2.3 基于PLL型 CDR的设计方法
        2.3.1 线性CDR环路特性与设计原理
        2.3.2 Bang-Bang型 CDR环路特性与设计原理
    2.4 CDR电路主要模块分析
        2.4.1 压控振荡器
        2.4.2 鉴频鉴相器
        2.4.3 电荷泵与V/I
    2.5 本章小结
第三章 多环路25Gb/s全速率无参考时钟CDR电路设计
    3.1 CDR整体结构设计
        3.1.1 CDR整体框架
        3.1.2 基本工作原理
    3.2 压控振荡器的设计
        3.2.1 延迟单元的研究与设计
        3.2.2 VCO的仿真验证
    3.3 鉴频鉴相器的设计
        3.3.1 鉴相器的分析与设计
        3.3.2 鉴频器的分析与设计
        3.3.3 PFD的分析与仿真验证
    3.4 电压电流转换器的设计
    3.5 CDR版图设计与仿真
        3.5.1 版图设计
        3.5.2 环路仿真验证
    3.6 本章小结
第四章 低抖动25Gb/s全速率无参考时钟CDR电路设计
    4.1 CDR整体电路设计
        4.1.1 整体电路结构
        4.1.2 基本工作原理
    4.2 正交LC振荡器的设计
        4.2.1 QVCO工作原理
        4.2.2 QVCO的仿真验证
    4.3 鉴频鉴相器的设计
        4.3.1 新型PFD的工作原理
        4.3.2 新型PFD的仿真验证
    4.4 V/I电路的设计
    4.5 缓冲器设计
    4.6 CDR版图设计与仿真
        4.6.1 版图设计
        4.6.2 环路仿真验证
    4.7 本章小结
第五章 总结与展望
    5.1 工作总结
    5.2 工作展望
参考文献
附录1 攻读硕士学位期间撰写的论文
附录2 攻读硕士学位期间申请的专利
附录3 攻读硕士学位期间参加的科研项目
致谢



本文编号：3785384