面向2.5G SerDes的8b/10b编解码电路设计与测试

发布时间：2023-04-20 01:07

　　随着信息技术的高速前进,特别是高速传输接口技术的发展,传统并行接口技术由于已经遇到了速度上的瓶颈,因此很难进一步发展,取而代之的是高速串口技术,以前用于光纤通道的高速SerDes逐渐成为接口中的主流技术。高速接口SerDes是Serializer(串行器)和Dserializer(解串器)的简称。这种接口技术属于主流的TDM(时分多路复用)、P2P(point-to-point,点对点)高速串行接口技术。本文的SerDes主要由接收端和发送端组成。在发送模块内,低速并行数据经过编码电路进行编码后,将已进行过DC补偿的低速并行数据经串行器串化,由LVDS(低压差分信号)发送电路通过传输媒介(如光纤等)传输出去。在接收模块,将高速LVDS信号转为正确的串行电平信号,经并串转换得到低速并行信号,并由解码电路进行解码,将低速并行数据还原。本文中编解码电路的设计是基于IBM在1983发明的8b/10b编码协议专利进行的。8b/10b编码技术具有编码后的数据保持DC平衡(数据流中不会有连续5个以上的“1”或者“0”)的特点,并通过编码规则在数据流中检错,可以通过特殊编码K码来实现数据流控制,可以满...

【文章页数】：79 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 本课题的研究背景及研究意义
    1.2 国内外的研究现状
    1.3 本论文的主要工作
第二章 SerDes芯片概述
    2.1 SerDes接.概述
        2.1.1 锁相环
        2.1.2 LVDS技术
        2.1.3 时钟与数据恢复电路
        2.1.4 8b/10b编解码电路
    2.2 高速接.中常见的编码技术
        2.2.1 4b/5b编码技术
        2.2.2 64b/66b编码技术
    2.3 高速接.的测试方法
        2.3.1 高速接.中关键测试信号
        2.3.2 影响高速信号质量的因素
        2.3.3 抖动的测试
    2.4 本章小结
第三章 编码电路设计
    3.1 数字IC的设计流程
    3.2 8b/10b编码的原理
    3.3 组合逻辑实现 8b/10b编码
    3.4 基于查找表实现 8b/10b编码器
    3.5 8b/10b编码器的扩展
    3.6 伪随机码发送电路的设计
        3.6.1 BIST电路的介绍
        3.6.2 PRBS伪随机产生原理
        3.6.3 PRBS伪随机产生电路设计
        3.6.4 PRBS伪随机产生电路与编码电路组合
    3.7 本章小结
第四章 解码电路设计
    4.1 解码模块介绍
    4.2 Comma检测电路设计
        4.2.1 Comma检测的原理
        4.2.2 Comma检测电路设计
        4.2.3 移位寄存器模块设计
        4.2.4 PRBS检测电路设计
    4.3 解码电路设计
        4.3.1 解码电路的原理
        4.3.2 组合电路实现 8b/10b解码
        4.3.3 查找表实现解码电路
        4.3.4 解码电路的扩展
    4.4 本章小结
第五章 仿真与测试
    5.1 8b/10b编解码的仿真分析
        5.1.1 RTL级验证与代码覆盖率分析
        5.1.2 8b/10b编解码模块前仿真
        5.1.3 编解码电路后仿真
    5.2 SerDes芯片测试
    5.3 本章小结
第六章 总结与展望
致谢
参考文献
读研期间取得研究成果



本文编号：3794574