基于CNN的SAR目标识别FPGA加速器设计
发布时间:2023-06-03 09:29
合成孔径雷达(SAR)目标识别即从包含背景杂波的干扰信息中提取有效目标特征,并对目标分类识别,该技术在军事打击和情报获取等领域有着广泛的应用。随着SAR图像分辨率的提升,目标识别难度逐渐增大,如何从海量SAR图像中快速、准确地对目标分类识别,成为SAR研究领域的热点。近年来,卷积神经网络(CNN)因其出色的特征提取能力已被很多学者应用于SAR目标识别。然而,CNN网络复杂度的提升导致中央处理器(CPU)已很难完成大规模计算,实时进行目标识别更是难上加难;图形处理器(GPU)加速性能突出但功耗太大,不能满足工程应用;相比之下,现场可编程门阵列(FPGA)具有低功耗、高并行度和开发灵活等特点,被视为最具潜力的硬件加速平台。基于以上背景,本文主要研究基于CNN的SAR目标识别方法,并以FPGA作为硬件加速平台,设计面向SAR目标识别的CNN加速器。首先,针对SAR目标识别特定应用,为了提高识别准确率,对传统CNN网络进行改进,设计了一种基于全卷积神经网络的SAR目标识别方法;同时扩充运动和静止目标获取与识别(MSTAR)数据集,以避免网络过拟合现象的产生。通过网络可视化分析、准确率曲线、损失...
【文章页数】:92 页
【学位级别】:硕士
【文章目录】:
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
1.1 研究背景及意义
1.2 SAR目标识别研究现状
1.3 深度学习研究现状
1.4 FPGA加速技术研究现状
1.5 论文结构安排
第二章 基于卷积神经网络的目标识别方法
2.1 卷积神经网络基本结构
2.2 卷积神经网络训练优化方法
2.2.1 训练方法
2.2.2 过拟合问题优化方法
2.3 基于候选区域方法的网络结构
2.3.1 R-CNN网络
2.3.2 Fast-RCNN网络
2.3.3 Faster-RCNN网络
2.4 本章小结
第三章 改进CNN/Faster-RCNN网络的SAR目标识别研究
3.1 基于改进CNN网络的SAR目标识别
3.1.1 改进的CNN网络模型
3.1.2 SAR数据集扩充
3.1.3 实验结果与分析
3.2 基于改进Faster-RCNN网络的SAR目标识别
3.2.1 改进的Faster-RCNN网络模型
3.2.2 多目标数据集扩充
3.2.3 实验结果与分析
3.3 本章小结
第四章 面向SAR目标识别的FPGA加速器设计
4.1 基于ZYNQ Ultra Scale+MPSo C的设计方法
4.1.1 ZYNQ Ultra Scale+MPSo C简介
4.1.2 硬件描述语言设计
4.1.3 高层次综合设计
4.1.4 软硬件协同设计
4.2 FPGA加速器总体框架设计
4.3 FPGA加速器子模块设计
4.3.1 卷积运算模块
4.3.2 激活函数模块
4.3.3 最大池化模块
4.3.4 Softmax分类器
4.4 加速器数据传输与缓存设计
4.4.1 PC与FPGA间数据传输
4.4.2 高速数据缓存设计
4.5 实验结果与分析
4.5.1 实验环境搭建
4.5.2 识别结果分析
4.5.3 加速器性能与识别效率分析
4.5.4 资源利用率与功耗分析
4.6 本章小结
第五章 总结与展望
5.1 论文总结
5.2 工作展望
参考文献
致谢
作者简介
本文编号:3829076
【文章页数】:92 页
【学位级别】:硕士
【文章目录】:
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
1.1 研究背景及意义
1.2 SAR目标识别研究现状
1.3 深度学习研究现状
1.4 FPGA加速技术研究现状
1.5 论文结构安排
第二章 基于卷积神经网络的目标识别方法
2.1 卷积神经网络基本结构
2.2 卷积神经网络训练优化方法
2.2.1 训练方法
2.2.2 过拟合问题优化方法
2.3 基于候选区域方法的网络结构
2.3.1 R-CNN网络
2.3.2 Fast-RCNN网络
2.3.3 Faster-RCNN网络
2.4 本章小结
第三章 改进CNN/Faster-RCNN网络的SAR目标识别研究
3.1 基于改进CNN网络的SAR目标识别
3.1.1 改进的CNN网络模型
3.1.2 SAR数据集扩充
3.1.3 实验结果与分析
3.2 基于改进Faster-RCNN网络的SAR目标识别
3.2.1 改进的Faster-RCNN网络模型
3.2.2 多目标数据集扩充
3.2.3 实验结果与分析
3.3 本章小结
第四章 面向SAR目标识别的FPGA加速器设计
4.1 基于ZYNQ Ultra Scale+MPSo C的设计方法
4.1.1 ZYNQ Ultra Scale+MPSo C简介
4.1.2 硬件描述语言设计
4.1.3 高层次综合设计
4.1.4 软硬件协同设计
4.2 FPGA加速器总体框架设计
4.3 FPGA加速器子模块设计
4.3.1 卷积运算模块
4.3.2 激活函数模块
4.3.3 最大池化模块
4.3.4 Softmax分类器
4.4 加速器数据传输与缓存设计
4.4.1 PC与FPGA间数据传输
4.4.2 高速数据缓存设计
4.5 实验结果与分析
4.5.1 实验环境搭建
4.5.2 识别结果分析
4.5.3 加速器性能与识别效率分析
4.5.4 资源利用率与功耗分析
4.6 本章小结
第五章 总结与展望
5.1 论文总结
5.2 工作展望
参考文献
致谢
作者简介
本文编号:3829076
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