逐次逼近型模数转换器及其噪声整形混合结构的研究与实现
发布时间：2023-07-24 21:44
模数转换器(ADC,Analog-to-Digital Converter)作为真实物理世界与数字世界接口,在航天航空、雷达、通信、测控、测量、医疗等领域都得到了广泛的应用。在这个信息爆炸的时代,信息处理的方式总是向着更高效、更准确的方向发展,对ADC性能的追求是永无止境的。集成电路工艺的进步使得芯片的单位面积集成度越来越高,晶体管的工作速度越来越快,这虽然有利于设计更快的ADC,却带来了新的挑战。集成电路工艺的进步伴随着晶体管I-V特性的恶化、本征增益的缩小、供电电压的降低、栅极漏电流的增加和相对加工误差的加大。这些因素恶化了模拟电路的性能,加大了高性能ADC的设计难度。此外,相比于集成电路工艺的飞速发展,电池技术与芯片散热技术的进步相对缓慢。ADC的功耗随转换速率增加而急剧攀升,使得芯片升温,性能退化,而且也导致可靠性问题。因此,低功耗也是ADC研究的一个重要主题。在各类 ADC 中,逐次逼近型(SAR,Successive-Approximation Register)ADC的模拟电路规模远小于数字电路规模,在低电压、低功耗、高速的先进工艺上更能体现出其优势,得到了广泛研究。另一...
【文章页数】：161 页
【学位级别】：博士
【文章目录】：
摘要
ABSTRACT
符号说明
第1章 绪论
1.1 研究背景
1.2 SAR ADC的研究现状
1.3 本文研究内容和贡献
1.4 论文结构安排
第2章 逐次逼近型模数转换器概述
2.1 ADC的基本概念
2.1.1 ADC的量化噪声
2.1.2 ADC的性能参数
2.1.3 ADC的速度、精度与功耗
2.2 SAR ADC的基本原理和结构组成
2.3 跟踪保持电路
2.3.1 采样开关的常见结构
2.3.2 非理想分析
2.4 DAC
2.4.1 电容型DAC的结构和原理
2.4.2 非理想分析
2.5 动态比较器
2.5.1 动态比较器的原理
2.5.2 动态比较器的噪声
2.5.3 动态比较器的失调
2.5.4 动态比较器的延时和亚稳态
2.6 逐次逼近逻辑
2.6.1 SA逻辑的结构和原理
2.6.2 同步SA逻辑和异步SA逻辑
2.7 本章小结
第3章 异步SAR ADC中高速高能效数字逻辑的实现
3.1 逐次逼近逻辑功耗与速度分析
3.1.1 延时分析
3.1.2 功耗分析
3.2 高速高能效数字逻辑设计
3.2.1 直通型逐次逼近逻辑
3.2.2 自锁三态门
3.2.3 全摆幅单次触发型DFF
3.3 高速低功耗SAR ADC电路设计
3.3.1 双比较器顺序切换结构
3.3.2 开关电容DAC
3.3.3 采样保持电路
3.3.4 动态比较器及其亚稳态保护电路
3.3.5 异步时钟产生电路
3.4 芯片测试
3.4.1 测试平台
3.4.2 PCB设计
3.4.3 测试结果
3.5 本章小结
第4章 单通道高速SAR ADC研究与设计
4.1 异步SAR ADC转换速率分析
4.2 常见单通道高速SAR ADC架构
4.3 双向试验型异步架构
4.3.1 架构思想及原理
4.3.2 转换速度
4.3.3 功耗与硬件开销
4.3.4 失配分析
4.4 模块电路设计
4.4.1 DAC
4.4.2 比较器控制逻辑
4.4.3 逐次逼近逻辑
4.4.4 DAC开关控制逻辑
4.5 仿真结果
4.6 本章小结
第5章 噪声整形混合架构SAR ADC研究与设计
5.1 过采样与噪声整形的原理
5.1.1 过采样技术
5.1.2 噪声整形技术与∑-△调制
5.2 噪声整形混合架构SAR ADC建模
5.2.1 噪声整形与SAR ADC的兼容性分析
5.2.2 参考电压反馈模型
5.2.3 采样反馈模型
5.3 基于双误差反馈通路的噪声整形SAR ADC系统设计
5.3.1 系统结构与工作过程
5.3.2 线性模型
5.3.3 非理想因素分析
5.4 关键电路模块设计
5.4.1 全差分电压缓冲器
5.4.2 DAC和模拟相加电路
5.4.3 四输入比较器
5.4.4 时钟产生电路
5.5 仿真与测试结果
5.6 本章小结
第6章 总结与展望
6.1 工作总结
6.2 未来展望
参考文献
致谢
在读期间发表的学术论文与取得的研究成果
本文编号：3836581
【文章页数】：161 页
【学位级别】：博士
【文章目录】：
摘要
ABSTRACT
符号说明
第1章 绪论
1.1 研究背景
1.2 SAR ADC的研究现状
1.3 本文研究内容和贡献
1.4 论文结构安排
第2章 逐次逼近型模数转换器概述
2.1 ADC的基本概念
2.1.1 ADC的量化噪声
2.1.2 ADC的性能参数
2.1.3 ADC的速度、精度与功耗
2.2 SAR ADC的基本原理和结构组成
2.3 跟踪保持电路
2.3.1 采样开关的常见结构
2.3.2 非理想分析
2.4 DAC
2.4.1 电容型DAC的结构和原理
2.4.2 非理想分析
2.5 动态比较器
2.5.1 动态比较器的原理
2.5.2 动态比较器的噪声
2.5.3 动态比较器的失调
2.5.4 动态比较器的延时和亚稳态
2.6 逐次逼近逻辑
2.6.1 SA逻辑的结构和原理
2.6.2 同步SA逻辑和异步SA逻辑
2.7 本章小结
第3章 异步SAR ADC中高速高能效数字逻辑的实现
3.1 逐次逼近逻辑功耗与速度分析
3.1.1 延时分析
3.1.2 功耗分析
3.2 高速高能效数字逻辑设计
3.2.1 直通型逐次逼近逻辑
3.2.2 自锁三态门
3.2.3 全摆幅单次触发型DFF
3.3 高速低功耗SAR ADC电路设计
3.3.1 双比较器顺序切换结构
3.3.2 开关电容DAC
3.3.3 采样保持电路
3.3.4 动态比较器及其亚稳态保护电路
3.3.5 异步时钟产生电路
3.4 芯片测试
3.4.1 测试平台
3.4.2 PCB设计
3.4.3 测试结果
3.5 本章小结
第4章 单通道高速SAR ADC研究与设计
4.1 异步SAR ADC转换速率分析
4.2 常见单通道高速SAR ADC架构
4.3 双向试验型异步架构
4.3.1 架构思想及原理
4.3.2 转换速度
4.3.3 功耗与硬件开销
4.3.4 失配分析
4.4 模块电路设计
4.4.1 DAC
4.4.2 比较器控制逻辑
4.4.3 逐次逼近逻辑
4.4.4 DAC开关控制逻辑
4.5 仿真结果
4.6 本章小结
第5章 噪声整形混合架构SAR ADC研究与设计
5.1 过采样与噪声整形的原理
5.1.1 过采样技术
5.1.2 噪声整形技术与∑-△调制
5.2 噪声整形混合架构SAR ADC建模
5.2.1 噪声整形与SAR ADC的兼容性分析
5.2.2 参考电压反馈模型
5.2.3 采样反馈模型
5.3 基于双误差反馈通路的噪声整形SAR ADC系统设计
5.3.1 系统结构与工作过程
5.3.2 线性模型
5.3.3 非理想因素分析
5.4 关键电路模块设计
5.4.1 全差分电压缓冲器
5.4.2 DAC和模拟相加电路
5.4.3 四输入比较器
5.4.4 时钟产生电路
5.5 仿真与测试结果
5.6 本章小结
第6章 总结与展望
6.1 工作总结
6.2 未来展望
参考文献
致谢
在读期间发表的学术论文与取得的研究成果
本文编号：3836581
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