C波段通信系统频率合成器的设计与实现

发布时间：2023-09-17 18:29

　　频率合成相关工程设计指的是以一个或数个参考频率源为基准,在某一频段范围内,通过一定方法生成单个或多个工作频点的过程。频率合成相关技术问世以来,多种工程方法被广泛应用,本文中使用的是锁相式频率合成器(Phase Locked Loop,PLL)相关技术。本论文旨在针对C波段无线通信系统的研究基础上,综合设计实现应用于工程的基于锁相式频率合成器锁相环路,工作的内容主要包括低本振锁相环设计、高本振锁相环设计、现场可编程门阵列(Field Programmable Gate Array,FPGA)控制部分电路。通过工程的相关设计,实现了通过具有本振功能的频率合成器来为射频(Radio Frequency,RF)链路部分提供稳定且高精度的频率源信号。主要的工作总结如下:1.进行了系统整体方案及拓扑的设计,主要是以拓扑图形式实现整个通信系统结构的设计和频综部分的布板安排,重点是链路、频综及检波三个部分的拓扑设计。2.针对系统设计要求,通过基于使用Silicon Labs公司生产SI4133型锁相式频率合成芯片和Analog Devices公司生产的ADF4355型频率合成芯片,构造外围电路,实现低...

【文章页数】：81 页

【学位级别】：硕士

【文章目录】：
摘要
abstract
缩略语简表
第一章 绪论
    1.1 频率合成器国内外的发展趋势
    1.2 频率合成器的研究现状
    1.3 频率合成器的研究意义
    1.4 本文的内容安排
第二章 频率合成理论及关键技术
    2.1 频率合成技术的基本理论
    2.2 锁相式频率合成技术概述
        2.2.1 锁相环基本理论及组成
        2.2.2 锁相式频率合成器的主要性能指标
    2.3 锁相式频率合成器的优缺点分析
    2.4 本章小结
第三章 系统整体方案及方案设计
    3.1 系统方案介绍
        3.1.1 系统框图介绍
        3.1.2 系统腔体介绍
    3.2 系统设计指标
    3.3 基于系统设计要求的频率合成器设计构想
    3.4 各部分拓扑设计
        3.4.1 链路部分拓扑设计
        3.4.2 频综部分拓扑设计
        3.4.3 检波部分拓扑设计
    3.5 本章小节
第四章 频率合成器电路及控制部分程序设计
    4.1 频率合成器电路设计
        4.1.1 原理图部分
        4.1.2 PCB板图部分
    4.2 FPGA程序设计
        4.2.1 两款锁相环芯片介绍
        4.2.2 FPGA程序设计
    4.3 其他部分电路设计
        4.3.1 π 网电路设计
        4.3.2 放大器电路设计
    4.4 PCB制板重难点问题
    4.5 本章小结
第五章 频率合成器测试结果分析及设计中重难点问题归纳
    5.1 系统测试环境介绍
    5.2 实际测试结果及分析
        5.2.1 低本振锁相环电路测试结果及分析
        5.2.2 高本振锁相环电路测试结果及分析
    5.3 重难点问题研究与归纳
        5.3.1 低本振频率合成器相关问题
        5.3.2 高本振频率合成器相关问题
        5.3.3 关于进一步改善相位噪声的研究
        5.3.4 关于进一步改善杂散抑制的研究
    5.4 相关问题改善后的最终测试结果与前期测试结果的比较
    5.5 本章小结
第六章 总结与展望
    6.1 工作总结
    6.2 研究展望
致谢
参考文献
攻读硕士学位期间取得的成果



本文编号：3847922