高能效低抖动时钟数据恢复电路的关键技术研究与设计

发布时间：2024-05-10 23:35

　　随着高速SerDes链路传输距离和传输速率的应用需求不断攀升,信道非理想特性引起的传输信号失真和误码问题已变得愈发严重,而时钟数据恢复电路用于解决接收端数据的抖动问题,是决定高速SerDes系统误码率性能的关键模块;同时,物联网应用浪潮的兴起,使得芯片的高能效实现已成为产品的关键竞争力。本文对时钟数据恢复电路及其主要模块的高能效和低抖动设计等关键技术进行了研究,通过理论分析并给出了实际的芯片设计验证。时钟数据恢复电路的重要功能就是从输入数据中恢复出时钟信号再利用此恢复时钟来重定时失真的数据,其抖动性能是关键指标,现有技术常牺牲功耗或电路复杂度来减小抖动。本文提出一种紧凑型1/4速率单环路结构,通过将正交压控振荡器和相位插值器两者结合在同一个时钟数据恢复环路里,消除了双环路结构所需的多相时钟产生环路,从而在降低电路复杂度的同时减少了额外的功耗和抖动来源,在输入数据率10.3125Gb/s下,恢复时钟和数据的峰峰值抖动分别为1.14ps和1.21ps,在1.1V电源电压下的总功耗为4.8mW,对应能效达到0.47mW/Gb/s,占用芯片面积为0.55mm2;另外,本文针对正交压控振荡器提出...

【文章页数】：126 页

【学位级别】：博士

【部分图文】：

图2.2嵌入时钟位架构SerDes示意图

ＳＯＮＥＴ／ＳＤＨ等数据通信系统中用到。位交错架构通常需要外部提高精准的时??钟信号来满足高数据率下的抖动性能。??２．１．４?８ｂ／１０ｂ?架构??８ｂ／１０ｂ?（８－ｂｉｔ／１０－ｂｉｔ）架构ＳｅｒＤｅｓ先通过８ｂ／１０ｂ编码将８比特并行数据映??射成１０比特并行数据，再将其....

图2J位交错架构SerDes示意图

ＳＯＮＥＴ／ＳＤＨ等数据通信系统中用到。位交错架构通常需要外部提高精准的时??钟信号来满足高数据率下的抖动性能。??２．１．４?８ｂ／１０ｂ?架构??８ｂ／１０ｂ?（８－ｂｉｔ／１０－ｂｉｔ）架构ＳｅｒＤｅｓ先通过８ｂ／１０ｂ编码将８比特并行数据映??射成１０比特并行数据，再将其....

图2.48b/IOb架构SaDes示意图

２．２．１信道??高速ＳｅｒＤｅｓ链路的信道是指处在发送端和接收端之间用于信息传递的媒??介，可以是铜质同轴电缆、双绞线或印刷电路板等，也可以是单模光纤、多模??光纤或塑料光纤等，完整的信道包括从芯片ＰＡＤ到封装引脚的所有物理连接，??比如铜背板信道【３６］就是由发送端和接收端之....

图2.5典型的高速SerDa链路结构框图

２．２．１信道??高速ＳｅｒＤｅｓ链路的信道是指处在发送端和接收端之间用于信息传递的媒??介，可以是铜质同轴电缆、双绞线或印刷电路板等，也可以是单模光纤、多模??光纤或塑料光纤等，完整的信道包括从芯片ＰＡＤ到封装引脚的所有物理连接，??比如铜背板信道【３６］就是由发送端和接收端之....

本文编号：3969188