高速高精度流水线逐次逼近模数转换器的研究与设计

发布时间：2017-06-08 04:00

  本文关键词：高速高精度流水线逐次逼近模数转换器的研究与设计，，由笔耕文化传播整理发布。

【摘要】：高速高精度模数转换器(Analog-to-Digital Converter, ADC)在无线通讯领域有着广泛的应用。美国在高速、高精度模数转换器领域对我国实行出口管制,因此,研究高速高精度模数转换器对发展我国的国防事业和信息产业具有重大意义。过去广泛应用于无线通讯领域的高速高精度模数转换器采用流水线模数转换器实现。但是,随着工艺的进步,流水线逐次逼近模数转换器在高速高精度领域的优势凸显。本设计中的模数转换器采用了流水线逐次逼近模数转换器结构,它有如下优点：子模数转换器由逐次逼近结构替换传统的全并行结构,逐次逼近模数转换器与余量增益单元(Multiplying Digital-to-Analog Converter, MDAC)共用一条采样路径,消除了采样路径不匹配的问题,省去了前端采样保持电路的使用,节省了面积和功耗；采用改进的模数转换器工作时序,使得用于运放建立的时间增加,减小了运放的设计难度；第一级选择较低精度,降低了第一级逐次逼近模数转换器的设计难度；逐次逼近模数转换器采用基于三电平的电荷重分配技术,使单位电容个数减少了50%；将传输函数进行平移,增加模数转换器的纠错能力,且采用向左平移的方法,降低编码电路复杂性。本文分析了每级比特数的选择、采样保持电路结构的选择、高速逐次逼近模数转换器的设计方法、运算放大器的结构选择与电路设计。采用中芯国际65nnm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计了一个11位100兆采样率的流水线逐次逼近模数转换器。前仿真结果表明,该流水线逐次逼近模数转换器在9.3MHz1Vpp正弦输入时,以100MS/s速率采样,无杂散动态范围(Spurious Free Dynamic Range, SFDR)达到77.44dB,信号噪声失真比(Signal-to-Noise and Distortion Ratio, SNDR)达到65.95dB,有效位数(Effective Number of Bits, ENOB)为10.66；当输入频率为46.58MHz时,SFDR为74.96 dB,SNDR为65.93dB, ENOB为10.66。
【关键词】：高速 高精度 模数转换器 流水线 逐次逼近
【学位授予单位】：北京交通大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN792
【目录】：

• 致谢5-6
• 摘要6-7
• ABSTRACT7-10
• 1 引言10-13
• 1.1 课题的研究背景10
• 1.2 国内外研究现状10-11
• 1.3 本论文的主要工作11-12
• 1.4 本论文的结构安排12-13
• 2 模数转换器概述13-23
• 2.1 模数转换器基本原理13-15
• 2.2 模数转换器主要性能参数15-17
• 2.2.1 静态性能参数15-16
• 2.2.2 动态性能参数16-17
• 2.3 几种常见模数转换器类型17-23
• 2.3.1 全并行结构(Flash ADC)17-18
• 2.3.2 子区式结构(Subranging ADC)18-19
• 2.3.3 并行时间交织(Time-Interleaved)19-20
• 2.3.4 △-Σ结构20-21
• 2.3.5 逐次逼近模数转换器(SAR ADC)21
• 2.3.6 流水线模数转换器(Pipeline ADC)21-23
• 3 高速逐次逼近模数转换器设计23-42
• 3.1 引言23
• 3.2 逐次逼近模数转换器工作原理23-24
• 3.3 提高SAR ADC转换速度方法24-26
• 3.3.1 异步时序SAR ADC24-25
• 3.3.2 每步2比特结构的研究与设计25-26
• 3.4 DAC的研究与设计26-30
• 3.4.1 DAC典型结构26-28
• 3.4.2 DAC结构的选择28-30
• 3.4.3 DAC设计30
• 3.5 比较器的研究与设计30-34
• 3.5.1 比较器概述31-32
• 3.5.2 比较器的设计与仿真32-34
• 3.6 数字控制逻辑设计34-38
• 3.6.1 比较器时钟产生模块34-36
• 3.6.2 DAC开关信号产生模块36-37
• 3.6.3 输出锁存电路与译码电路37-38
• 3.7 6位高速逐次逼近模数转换器仿真38-42
• 3.7.1 6bit 200MS/s 1-bit/cycle逐次逼近模数转换器仿真38-40
• 3.7.2 6bit 320MS/s 2-bit/cycle逐次逼近模数转换器仿真40-42
• 4 流水线逐次逼近模数转换器设计42-67
• 4.1 流水线逐次逼近模数转换器概述42-43
• 4.2 11-bit 100MS/s流水线逐次逼近模数转换器系统结构43-45
• 4.3 每级比特数的选择45-49
• 4.3.1 冗余编码技术45-47
• 4.3.2 本设计每级比特数的选择47-49
• 4.4 采样保持电路49-53
• 4.5 高速逐次逼近模数转换器子模块53-59
• 4.5.1 传输函数的平移53-57
• 4.5.2 比较器时钟产生电路57-58
• 4.5.3 输出编码电路58-59
• 4.6 运算放大器59-64
• 4.6.1 运算放大器基本结构59-60
• 4.6.2 运算放大器实现60-63
• 4.6.3 运算放大器仿真63-64
• 4.7 整体仿真结果64-67
• 5 结论67-69
• 5.1 本论文的主要工作67-68
• 5.2 工作展望68-69
• 参考文献69-73
• 作者简历及攻读硕士学位期间取得的研究成果73-75
• 学位论文数据集75

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