基于数字噪声耦合技术的连续时间和离散时间混合∑ΔADC的研究
本文关键词:基于数字噪声耦合技术的连续时间和离散时间混合∑ΔADC的研究
更多相关文章: ∑△ADC 低功耗 连续时间和离散时间混合 数字噪声耦合 动态元件匹配
【摘要】:随着通信和多媒体市场的快速增长,数字化成为一种趋势,越来越多的模拟处理技术被数字技术取代。模数转换器(Analog to Digital Converter,ADC)作为模拟域和数字域的桥梁,广泛应用于各类电子设备中。∑△ADC采用以速度换精度策略,结合过采样和噪声整形两大技术,大幅提高了转换精度。在精度要求较高的通信、仪器仪表测量、高品质音频等系统中,∑△ADC成了首选ADC结构。∑△ADC虽然在精度上有很大优势但是却存在着功耗大的问题,尤其是在产品对低功耗的要求越来越严格的情况下,∑△ADC的功耗问题更加突出。同时满足高精度和低功耗的设计要求是∑△ADC发展的一种必然趋势。降低∑△ADC功耗的方案有很多,其中连续时间系统和提高量化器的比特数这两种方案应用最广泛。但是这两种方案都存在着一定的局限性。本文以降低∑△ADC的功耗为出发点,对上述两种方案中的局限性进行改进,提出了基于数字噪声耦合技术的连续时间和离散时间混合的∑△ADC架构。采用连续时间和离散时间相结合的混合结构,既保留了连续时间结构低功耗的优势,又克服了其系数不精确、设计复杂的难点。采用数字噪声耦合技术能在提高量化器比特数的情况下不增加动态元件匹配(Dynamic Element Matching,DEM)的逻辑复杂度。与此同时,提出了开关电容补偿的方法来解决混合架构中因采样导致积分器增益损失的问题。根据上述研究思路,从两个方面对所提出的架构进行了分析与验证。一方面,通过分析与计算,确定了具体的架构模型并进行行为级仿真与验证。同时,对电路实现中的非理想因素,包括运放的有限增益带宽积、运放的转换速率、积分器泄露、积分器增益误差、数模转换器的非线性以及数字噪声耦合对电路带来的非理想因素等,进行了建模与分析,为电路实现提供相关依据。另一方面,在上述分析的基础上,进行了系统电路的设计与验证。整个电路在SMIC180nm CMOS(Complementary Metal Oxide Semiconductors,CMOS)工艺下实现,第一级连续时间积分器采用电路实现简单和功耗低的电阻电容结构,第二级离散时间积分器采用精确度高和线性度好的开关电容结构,采用简单易实现的数据加权平均(Data Weighted Averaging,DWA)结构来实现DEM电路,带噪声整形功能的量化器由中等精度和低功耗的逐次逼近型模数转换器(Successive Approximation Register ADC, SAR ADC)来实现。最终实现的电路达到预期的设计指标,且其性能与系统行为级仿真结果一致。
【关键词】:∑△ADC 低功耗 连续时间和离散时间混合 数字噪声耦合 动态元件匹配
【学位授予单位】:中国科学技术大学
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TN792
【目录】:
- 摘要5-6
- ABSTRACT6-15
- 第一章 绪论15-21
- 1.1 论文的研究背景和意义15-17
- 1.2 ∑△ADC的发展历史研究现状以及存在的问题17-19
- 1.2.1 ∑△ADC的发展历史及研究现状17-18
- 1.2.2 存在的问题18-19
- 1.3 论文的主要研究内容和创新点19-20
- 1.3.1 主要研究内容19
- 1.3.2 主要创新点19-20
- 1.4 论文的结构安排20-21
- 第二章 ADC的工作原理21-31
- 2.1 ADC的基本概念21-25
- 2.1.1 采样21-22
- 2.1.2 量化22-24
- 2.1.3 编码24-25
- 2.2 奈奎斯特ADC25-27
- 2.2.1 SAR ADC25
- 2.2.2 Sub-ranging ADC和Two-step ADC25-26
- 2.2.3 Flash ADC26-27
- 2.3 ΣΔ ADC27-31
- 2.3.1 ∑△ADC的原理27-29
- 2.3.2 提高∑△ADC的性能29-31
- 第三章 ∑△ADC系统分析与仿真31-55
- 3.1 ∑△ADC系统的建模31-35
- 3.1.1 离散时间∑△ADC31-33
- 3.1.2 连续时间∑△ADC33-35
- 3.2 离散时间和连续时间的等效转换35-37
- 3.3 CT-DT混合结构∑△ADC系统分析与行为级仿真37-55
- 3.3.1 CT-DT混合结构系统分析38-42
- 3.3.2 CT-DT混合结构系统行为级仿真与验证42-44
- 3.3.3 CT-DT混合结构非理想因素分析44-55
- 第四章 数字噪声耦合技术55-65
- 4.1 降低DEM逻辑复杂度已有的技术55-57
- 4.1.1 数字∑△调制技术55-56
- 4.1.2 Leslie-Singh技术56-57
- 4.2 数字噪声耦合技术57-59
- 4.2.1 传统的噪声耦合技术57
- 4.2.2 数字噪声耦合技术57-58
- 4.2.3 性能的比较58-59
- 4.3 数字噪声耦合技术非理想因素分析59-61
- 4.4 基于数字噪声耦合技术CT-DT混合∑△ADC系统设计与仿真61-65
- 第五章 ∑△ADC的电路设计与验证65-89
- 5.1 积分器电路的设计65-75
- 5.1.1 第一级连续时间积分器65-67
- 5.1.2 第二级离散时间积分器67-69
- 5.1.3 运放的设计69-71
- 5.1.4 开关电容补偿电路71-75
- 5.2 多比特DAC电路的设计75-78
- 5.2.1 第一级反馈DAC75-76
- 5.2.2 第二级反馈DAC76-78
- 5.3 动态元件匹配DEM电路设计78-81
- 5.4 带有噪声整形功能量化器的设计81-84
- 5.5 数字模块的设计84-85
- 5.6 系统时钟电路85-86
- 5.7 电路实现小结86-89
- 第六章 版图研究与设计89-97
- 6.1 版图设计基本规则89
- 6.2 噪声89-90
- 6.3 匹配90-91
- 6.4 ∑△ADC版图设计91-95
- 6.4.1 运放的版图91-92
- 6.4.2 带整形功能量化器的版图92-93
- 6.4.3 DWA版图93
- 6.4.4 Σ△ADC整体版图93-95
- 6.5 ∑△ADC电路后仿95-97
- 第七章 工作总结与展望97-99
- 7.1 工作总结97-98
- 7.2 展望98-99
- 参考文献99-103
- 致谢103-105
- 在读期间发表的学术论文与取得的研究成果105
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