基于FPGA的CRC算法的串行和并行实现

发布时间：2017-08-04 21:02

  本文关键词：基于FPGA的CRC算法的串行和并行实现

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【摘要】：在数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,常常会出现一些异常情况。因此,通常在数据通信中添加循环冗余校验(cyclic redundancy check,CRC)码,可以大幅度提高通信的可靠性。文章在论述串行CRC实现的基础上,对电路结构提出了改进的方案,实现了基于现场可编程逻辑门阵列(field programmable gate array,FPGA)的CRC的串行2、4、8位和并行算法,并用超高速集成电路硬件描述语言(very-high-speed integrated circuit hardware description language,VHDL)实现CRC校验,将实验结果下载到DE2,验证了方案的可行性。
【作者单位】： 合肥工业大学电子科学与应用物理学院;
【关键词】： 循环冗余校验码 串行算法 并行算法 超高速集成电路硬件描述语言 现场可编程逻辑门阵列
【基金】：中科院重点实验室开放课题资助项目(IIMDKFJJ-13-06;IIMDKFJJ-14-04)
【分类号】：TN911.22;TN791
【正文快照】： 数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,数字信号会发生畸变,从而产生误码[1]。为了降低误码率,信道差错控制编码得到了广泛的应用。循环冗余校验(cyclicredundancy check,CRC)码就是其中一种有效的编码技术,在移动通信、计算机通信、USB接口及测控等领域

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本文编号：621658