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面向胚胎型仿生硬件的电路划分算法研究

发布时间:2017-08-09 13:20

  本文关键词:面向胚胎型仿生硬件的电路划分算法研究


  更多相关文章: 电路划分 胚胎电子 超图 布线 时序约束


【摘要】:胚胎型仿生硬件(简称胚胎电子)是一种具备故障自主修复功能的数字集成电路。该电路借鉴了细胞学中冗余备份思想,采用了阵列化设计,使阵列中的每个电路模块(简称细胞)都具备通用的硬件结构,当工作细胞发生故障时可由冗余细胞替换,节省了离线维修成本。但是,该电路存在两个问题:一是布线资源增加导致的芯片面积开销过大,二是关键路径时延增加导致的设计无法满足时序约束。为了解决这两个问题,本文基于超图理论分别提出了面积最优的Min Wire划分算法和时序最优的Max Freq划分算法,分别降低了互连线数量,缩短了关键时延路径。ISCAS89测试集的电路划分结果表明,和现有的h Metis、FM、VPack电路划分算法相比,本文提出的Min Wire算法和Max Freq算法分别在面积优化方面和时序优化方面达到了最优。胚胎电子的终极目标是实现专用集成芯片,为了达到芯片工艺需求,细胞阵列应该既满足时序约束,还具有较少的布线数量。本文结合Min Wire算法和Max Freq算法的优势,实现了时序约束下面积最优的Best Perf划分算法,折衷了布线数量和关键路径时延两项标,使划分结果的综合性能得到改善。本文将Bio RS232仿生硬件的发数模块作为算法应用对象,以细胞阵列的线网面积、关键路径时延以及配置存储器利用率作为优化指标,对比分析了Best Perf和h Metis、FM、VPack算法的划分效果。Design Compiler的分析报告表明,在对BioRS232的发数模块的划分结果中,Best Perf算法在综合性能方面表现最优。
【关键词】:电路划分 胚胎电子 超图 布线 时序约束
【学位授予单位】:哈尔滨工业大学
【学位级别】:硕士
【学位授予年份】:2016
【分类号】:TN431.2
【目录】:
  • 摘要4-5
  • ABSTRACT5-9
  • 第1章 绪论9-20
  • 1.1 课题背景及研究的目的和意义9-13
  • 1.1.1 胚胎电子系统的产生9
  • 1.1.2 细胞阵列的划分问题9-13
  • 1.2 国内外在该方向的研究现状及分析13-17
  • 1.2.1 国外研究现状13-14
  • 1.2.2 国内研究现状14-16
  • 1.2.3 现状分析16-17
  • 1.3 主要研究内容及论文结构17-20
  • 第2章 电路的图论模型20-28
  • 2.1 引言20
  • 2.2 从硬件描述语言到有向图的转换20-22
  • 2.3 C++的面向对象设计:电路的超图22-24
  • 2.4 YED图模型编辑器:有向图的可视化24-27
  • 2.5 本章小结27-28
  • 第3章 面积优先的划分算法研究28-52
  • 3.1 面积优化的需求分析28-29
  • 3.2 布线代价的数学模型29-30
  • 3.3 降低布线代价的划分算法设计30-50
  • 3.3.1 划分算法总体设计30-33
  • 3.3.2 二划分算法设计33-38
  • 3.3.3 划分效果的对比分析38-50
  • 3.4 小结50-52
  • 第4章 时序优先的划分算法研究52-73
  • 4.1 时序优化的需求分析52-55
  • 4.2 时延参数的确定55-59
  • 4.2.1 基本逻辑单元的时延参数56-57
  • 4.2.2 细胞单元的时延参数57-59
  • 4.3 关键路径的提取59-62
  • 4.3.1 时序路径的打散59-61
  • 4.3.2 最大路径传播时延计算61-62
  • 4.4 降低关键路径时延的划分算法设计62-72
  • 4.4.1 总体设计62-63
  • 4.4.2 塌缩策略的改变:路径优先搜索63-65
  • 4.4.3 初始划分的改变:路径等距分割65-66
  • 4.4.4 划分效果的对比分析66-72
  • 4.5 小结72-73
  • 第5章 综合性能最优的划分算法研究73-80
  • 5.1 综合性能的需求分析73
  • 5.2 两种划分方式的优势分析73-74
  • 5.3 时序约束下的面积最优算法设计74-78
  • 5.3.1 算法设计74-76
  • 5.3.2 性能测试76-78
  • 5.4 小结78-80
  • 第6章 实例应用:串口通信自修复电路的设计优化80-98
  • 6.1 引言80
  • 6.2 串口通信电路的仿生硬件设计80-85
  • 6.2.1 胚胎电子细胞阵列80-81
  • 6.2.2 修复策略81
  • 6.2.3 配置存储器设计81-82
  • 6.2.4 板级验证82-84
  • 6.2.5 现有硬件设计的问题分析84-85
  • 6.3 配置存储器的改进85-86
  • 6.3.1 多地址并行读取85
  • 6.3.2 消除不确定反馈85-86
  • 6.4 划分结果的工艺映射86-90
  • 6.5 划分算法的优化分析90-96
  • 6.5.1 DC综合与分析方法90-93
  • 6.5.2 划分效果的对比分析93-96
  • 6.6 小结96-98
  • 结论98-100
  • 参考文献100-107
  • 攻读硕士学位期间发表的论文及其它成果107-109
  • 致谢109


本文编号:645485

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