基于两步式结构的12bit高速低功耗逐次逼近型ADC研究

发布时间：2017-08-14 02:23

  本文关键词：基于两步式结构的12bit高速低功耗逐次逼近型ADC研究

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【摘要】：随着通信行业、信息技术、工程智能化的飞速发展,模数转换器(ADC)作为打通数据采集、处理、反馈等产业的关键模块,要求其具有高速度、高精度、低功耗的性能。在此发展趋势下,一些传统架构ADC难以满足更高性能要求的缺点则相应地暴露出来。因此,通过对传统结构ADC以及新型的混合型ADC的优缺点分析研究,本文采用55nm CMOS工艺,设计了一款工作在1.2V电源电压下,12位50MS/s基于两步式结构的高速低功耗逐次逼近型模数转换器(SAR ADC)。首先,针对SAR ADC功耗进行分析和研究,从SAR ADC的电容阵列(DAC)、比较器、数字逻辑三部分功耗中提出了可以更加优化比较器的功耗。若采用传统SAR ADC的结构实现高采样速率50MS/s高精度12bit ADC,则比较器消耗的功耗在其DAC、比较器、数字逻辑三部分消耗的功耗中占据大部分。因为传统高精度比较器采用前置预放大器加锁存器的结构,在高速响应中前置预放大器的电流非常大。对此本文提出了采用粗精两个比较器的理论,在高位量化中采用低功耗的粗比较器,在低位量化中采用高功耗的精比较器。其次,针对SAR ADC速度进行分析和研究,DAC电容建立时间制约SAR ADC的速度,从而提出了采用目前研究热门混合型两步式ADC(two-step ADC)。然而目前高速低功耗的两步式ADC一般为Pipeline+SAR结构,存在电路结构复杂,需要数字后台校正等缺点。对此本文提出了采用两个粗精SAR ADC的两步式结构,其中粗SAR ADC的电容阵列进行了分段使得高位电容值减小达到高速,并采用分时建立的方式对精SAR ADC的电容阵列进行建立,此方式是本文核心技术。再次,针对本文两步式ADC结构进行Matlab建模验证其行为正确性。在Matlab建模验证中加入SAR ADC的非理想因素,针对非理想因素对ADC性能的影响,提出了电路中采用冗余电容校正、权重校正电容,失调电压自校正等解决方案。最后,基于55nm CMOS工艺完成各个关键单元电路以及整体基于两步式ADC的性能仿真验证。为了更好地与实际结果相符,在仿真过程中对关键电路以及关键节点添加相应工艺寄生参数。仿真结果表明,在50MS/s的采样频率下,ADC的无杂散动态范围SFDR为81.93dB,信噪失真比SNDR为72.62dB,有效位数ENOB为11.77bits,在1.2V电源电压下功耗为3.16mW,FoM值为18.1fJ/Conv。达到了高速低功耗的设计要求。
【关键词】：模数转换器 SAR ADC 两步式ADC 高速低功耗
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN792
【目录】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 绪论10-15
• 1.1 研究背景及意义10-11
• 1.1.1 ADC的市场及应用调研10-11
• 1.1.2 12bit高速低功耗SAR ADC的研究意义11
• 1.2 国内外研究现状及发展趋势11-12
• 1.3 本文的主要工作及创新点12-13
• 1.4 论文组织结构13-15
• 第二章 模数转换器概述15-24
• 2.1 模数转换器基本原理15-16
• 2.2 ADC主要性能参数16-18
• 2.2.1 ADC静态特性参数16-17
• 2.2.2 ADC动态特性参数17-18
• 2.3 ADC的基本结构与混合型结构简介18-23
• 2.3.1 ADC的基本结构18-22
• 2.3.1.1 DS - 型ADC18-19
• 2.3.1.2 逐次逼近型ADC19-20
• 2.3.1.3 快闪型ADC20-21
• 2.3.1.4 流水线型ADC21-22
• 2.3.2 ADC的混合型结构22-23
• 2.3.2.1 Flash+SAR型ADC22
• 2.3.2.2 Pipeline+SAR型ADC22-23
• 2.4 本章小结23-24
• 第三章 两步式SAR ADC原理与MATLAB建模仿真24-47
• 3.1 Vcm-based SAR ADC的切换方式原理24-26
• 3.2 电容阵列分段SAR ADC原理26-29
• 3.3 高速度低功耗两步式SAR ADC结构原理29-37
• 3.3.1 两步式SAR ADC的结构简介29-30
• 3.3.2 两步式SAR ADC高采样速率原理分析30-35
• 3.3.3 两步式SAR ADC低功耗原理分析35-37
• 3.4 两步式SAR ADC的Matlab系统建模与仿真37-46
• 3.4.1 两步式SAR ADC行为级建模37-40
• 3.4.2 非理想因素在Matlab中的建模40-46
• 3.4.2.1 DAC阵列电容的工艺失配40-41
• 3.4.2.2 DAC电容网络的噪声kT/c41
• 3.4.2.3 粗精比较器的噪声41-43
• 3.4.2.4 粗精比较器引起的失调电压43-44
• 3.4.2.5 DAC分段的寄生参数引起的权重误差44-46
• 3.5 本章小结46-47
• 第四章 两步式SAR ADC关键单元电路设计47-62
• 4.1 DAC电容阵列设计47-50
• 4.1.1 单位电容设计47-49
• 4.1.2 权重校正电容设计49-50
• 4.2 开关网络50-53
• 4.2.1 采样开关设计50-52
• 4.2.2 传输直流电平开关设计52-53
• 4.3 比较器设计53-60
• 4.3.1 前置放大器电路设计54-56
• 4.3.2 可再生锁存器电路设计56-59
• 4.3.3 比较器失调电压消除技术59-60
• 4.4 数字逻辑电路设计60-61
• 4.5 本章小结61-62
• 第五章 两步式SAR ADC系统仿真62-69
• 5.1 关键单元电路仿真结果及分析62-66
• 5.1.1 栅压自举开关仿真结果62-63
• 5.1.2 前置预放大器仿真结果63-64
• 5.1.3 可再生锁存器仿真结果64-66
• 5.2 系统整体性能仿真结果及分析66
• 5.3 系统整体功耗仿真结果及分析66-68
• 5.4 本章小结68-69
• 第六章 结论69-71
• 6.1 本文的主要工作69
• 6.2 后续工作展望69-71
• 致谢71-72
• 参考文献72-75

【参考文献】

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1 蒋e，

本文编号：670265