14bit 40MSPS模数转换器研究与设计

发布时间：2017-08-14 13:15

  本文关键词：14bit 40MSPS模数转换器研究与设计

  更多相关文章： 流水线模数转换器 2.5bit每级 增益自举型放大器 自举开关

【摘要】：现代人类社会的持续进步以及硅集成电路的快速发展,使得电子产品的应用越来越广泛,随着人们对于电子产品需求的不断增加,电子产品在日常生活中所处的地位越来越重要,推动着电子技术的飞速发展。一方面在自然界中人们耳目所及都是模拟信号,需要进行模拟数字信号之间的转化以便于处理、传输、分析,另一方面数字信号处理技术和通信技术在医疗、商业、军事等各个领域的广泛应用,使得高科技领域的数字化程度日益加深,电子行业已然形成以数字技术为核心的格局,作为模拟领域和数字领域之间的不可缺少的桥梁,高性能模数转换器和数模转换器便成为了现代电子技术研究的关键部分。从2007年到2015年国内对模拟数字转换器的需求在持续增加,并且还会继续着保持增长速度。在本文开篇首先通过对众多类型模数转换器进行了比较,流水线型模数转换器具有转换速度较快,精度较高同时功耗较低等优点,成为设计的首选结构。本文采用0.18μm CMOS工艺,研究并设计了一款14bit 40MHz的流水线型模数转换器(Pipelined ADC)。该Pipelined ADC采用了前六级2.5bit加一级2bit Flash ADC的结构,并将各级输出的数字信号通过延时误差校正电路得到最后的数字码结果。在结构上通过对传统流水线模数转换器进行优化,来提高ADC的性能。在两相不交叠时钟产生电路中产生多对两相不交叠时钟,主两相不交叠时钟只单纯运用于控制奇偶级的采样保持状态,以减小负载电容对于关键时钟的影响,额外产生的一对两相不交叠时钟通过控制MDAC中的自举开关在采样结束后再断开,实现下级板采样。Pipelined ADC的基本构成电路模块2.5bit量化单元是由Sub ADC,Sub DAC和余量增益电路构成。在Sub ADC设计中最为重要的模块比较器阵列,此次采用了动态比较器结构,在保证比较速度的同时大大降低了整体电路的功耗。另外,由Sub DAC和余量增益电路构成的MDAC电路中对于自举开关的设计可以在减少开关的导通电阻的同时减小由电荷注入效应和时钟馈通引起的非线性失真,确保采样获得的信号的真实度。在MDAC中的关键电路运算放大器采用了增益自举gain-boosting型放大器,达到增益124.8dB,GBW为1.005GHz,满足模数转换器对运放的要求。该ADC工作在3.3V电源电压下,消耗总功率100mW。在版图设计中考虑到电容失配误差、开关电阻误差等,提取寄生电阻和寄生电容参数,并最终设计实现在采样频率40MHz下,输入差分17MHz正弦波信号,该Pipelined ADC达到了ENOB(有效位数)13.0bit以及SNDR(信号-失真噪声比)82.4dB,总面积2.2mm×1mm,满足设计指标。
【关键词】：流水线模数转换器 2.5bit每级 增益自举型放大器 自举开关
【学位授予单位】：吉林大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN792
【目录】：

• 摘要4-6
• Abstract6-10
• 第1章 绪论10-14
• 1.1 模数转换器的研究背景及意义10
• 1.2 国内外的发展状况10-12
• 1.3 发展前景12
• 1.4 论文的主要工作和结构12-14
• 第2章 Pipelined ADC工作原理14-33
• 2.1 Pipelined ADC系统架构14-16
• 2.2 ADC的主要性能指标16-18
• 2.2.1 DNL微分非线性16
• 2.2.2 INL积分非线性16-17
• 2.2.3 SNDR信噪失真比17
• 2.2.4 SNR信噪比17
• 2.2.5 ENOB模数转换器的有效位数17-18
• 2.2.6 SFDR无杂散动态范围18
• 2.2.7 THD总谐波失真18
• 2.3 Pipelined ADC各电路模块分析18-33
• 2.3.1 两相不交叠时钟产生电路18-19
• 2.3.2 比较器及锁存器结构19-22
• 2.3.3 MDAC的电路结构22-31
• 2.3.4 2bit Flash ADC的电路结构31-32
• 2.3.5 数字误差校正电路结构32-33
• 第3章 Pipelined ADC的电路实现33-48
• 3.1 两相不交叠时钟产生电路实现33-35
• 3.2 Sub ADC的电路实现35-41
• 3.2.1 高速比较器电路的设计36-37
• 3.2.2 编码器电路设计37-38
• 3.2.3 译码器电路设计38-40
• 3.2.4 温度码转二进制码电路设计40-41
• 3.3 Sub DAC电路设计41-42
• 3.4 余量增益电路设计42
• 3.5 2bit Flash ADC（STAGE7）结构42-44
• 3.6 Time Align & Digital Correction电路设计44-47
• 3.7 Pipelined ADC整体电路的前仿真结果47-48
• 第4章 版图设计与仿真48-51
• 4.1 版图设计及布局48-49
• 4.2 后仿真结果49-51
• 第5章 工作总结与展望51-52
• 参考文献52-55
• 作者简介及科研成果55-56
• 致谢56

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