高速折叠插值模数转换器的研究与设计

发布时间：2017-08-31 23:09

  本文关键词：高速折叠插值模数转换器的研究与设计

  更多相关文章： 高速模数转换器 折叠插值 级间流水线 协同编码

【摘要】：随着无线通信、计算机技术等数字化处理技术的飞速发展,高速模数转换器作为其中的重要组成模块,其应用也越来越广泛。如今,无线通信系统中的数据传输与处理速率越来越快,已经达到GS/s以上,这对系统中的模数转换器的设计也提出了很大的挑战。为了获得如此高的转换速率,折叠插值结构模数转换器是一个很好的选择,因为这种结构具有与全并行结构相近的转换速率,同时在面积和功耗方面均优于全并行结构。所以,研究折叠插值结构模数转换器具有十分重大的现实意义。本文从折叠插值模数转换器的基本结构入手,分析研究了折叠和插值技术各自的功能以及电路实现方法,对比了不同实现方法的优缺点。在充分考虑了电路规模和复杂性的基础上,通过理论分析计算,确定了粗细量化通道分别完成高3位和低5位的量化转换；并基于本文对速率和功耗的考虑,运用了级间流水线、级联失调平均和粗细量化通道协同编码等技术对基本结构进行了改进；提出三与非门火花码校正方案对关键第6位进行编码,提高了高速转换过程中数字编码的可靠性；详细介绍了折叠插值模数转换器中各关键电路模块的设计,包括采样保持电路、折叠插值电路、参考电压串与预放大电路、比较器电路和数字编码电路。本文最终在TSMC0.18μm CMOS工艺下具体实现了1GS/s采样率、8bit分辨率的折叠插值模数转换器的设计,在Cadence仿真工具下完成了各个关键电路模块的设计与仿真。完成了整个系统的版图设计,芯片面积是1.5×1.4m2。提取版图寄生参数,进行后仿真,结果表明,在1GS/s采样率下输入信号频率为500MHz时,SNDR为45.09dB,SFDR为53.17dB,ENOB为7.20位,功耗是342mW。经流片测试结果表明,在200MS/s采样率下,最高ENOB达5.86bit,经过数字校正后精度可达7.0bit。
【关键词】：高速模数转换器 折叠插值 级间流水线 协同编码
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TN792
【目录】：

• 摘要4-5
• Abstract5-8
• 第1章 绪论8-12
• 1.1 高速模数转换器研究背景及意义8
• 1.2 折叠插值ADC国内外研究现状8-9
• 1.3 本文主要研究内容与设计指标9-12
• 第2章 模数转换器基础理论12-20
• 2.1 模数转换器的原理12
• 2.2 模数转换器性能参数12-16
• 2.2.1 静态参数12-14
• 2.2.2 动态参数14-16
• 2.3 高速模数转换器的常见结构16-19
• 2.3.1 全并行结构模数转换器(Flash ADC)16-17
• 2.3.2 两步式模数转换器(Two-Step ADC)17
• 2.3.3 流水线结构模数转化器(Pipeline ADC)17-18
• 2.3.4 折叠插值模数转换器(F&I,Folding and Interpolating ADC)18
• 2.3.5 高速模数转换器性能比较18-19
• 2.4 小结19-20
• 第3章 折叠插值ADC电路结构分析20-34
• 3.1 折叠插值ADC概述20
• 3.2 折叠技术20-27
• 3.2.1 折叠电路的功能20-22
• 3.2.2 折叠电路实现方法22-23
• 3.2.3 折叠电路非理想效应23-25
• 3.2.4 折叠电路的优化25-27
• 3.3 插值技术27-28
• 3.3.1 电压插值27
• 3.3.2 电流插值27-28
• 3.4 折叠插值ADC整体结构设计28-33
• 3.4.1 折叠插值ADC结构参数分析28-29
• 3.4.2 折叠插值ADC整体结构29-30
• 3.4.3 粗细量化通道协同编码30-33
• 3.5 小结33-34
• 第4章 折叠插值ADC关键电路的设计与仿真34-58
• 4.1 采样保持电路34-39
• 4.1.1 采样保持电路非理想因素分析34-37
• 4.1.2 采样保持电路设计37-39
• 4.1.3 采样保持电路仿真结果39
• 4.2 预放大器与分压电阻串39-44
• 4.2.1 预放大器带宽要求40
• 4.2.2 预放大器电路设计40-41
• 4.2.3 分压电阻串41-43
• 4.2.4 预放大器仿真结果43-44
• 4.3 折叠插值电路设计44-49
• 4.3.1 折叠插值电路误差分析44-46
• 4.3.2 折叠插值电路设计46-48
• 4.3.3 折叠插值电路仿真结果48-49
• 4.4 级间采样保持电路49-50
• 4.5 比较器电路50-53
• 4.5.1 比较器电路设计50-52
• 4.5.2 比较器电路仿真结果52-53
• 4.6 数字编码电路53-55
• 4.6.1 火花码消除电路53-54
• 4.6.2 ROM编码电路54-55
• 4.7 系统前仿真结果55-57
• 4.8 小结57-58
• 第5章 折叠插值ADC的版图设计58-74
• 5.1 版图设计考虑58-60
• 5.1.1 匹配性设计58
• 5.1.2 抗干扰设计58-59
• 5.1.3 闩锁效应59
• 5.1.4 天线效应59-60
• 5.2 关键路径的布局布线60-62
• 5.3 后仿真结果验证62-63
• 5.4 芯片测试63-72
• 5.4.1 芯片介绍64
• 5.4.2 测试方案64-67
• 5.4.3 测试结果67-72
• 5.5 小结72-74
• 第6章 总结与展望74-76
• 致谢76-78
• 参考文献78-82
• 攻读硕士学位期间发表论文82

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