电子支付芯片中的EFlash IP测试实现研究

发布时间：2017-09-02 00:29

  本文关键词：电子支付芯片中的EFlash IP测试实现研究

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【摘要】：为了缩短芯片上市时间和节约开发成本,EFlash IP(Embedded Flash memory Intellectual Property,EFlash IP)常被用于系统芯片(System On Chip,SOC)设计中。然而随着EFlash容量的不断提升与半导体工艺制程的日益缩小,EFlash在生产制造中的物理缺陷也越来越多。为了确保芯片的质量和稳定性,节省芯片封装、检测、维修等后道工序的成本,对EFlash进行有效测试是十分有必要的。而如何快速高效地剔除EFlash的故障和瑕疵,降低测试成本一直是业内的难题。为此本文围绕EFlash IP的测试电路设计和实现进行了研究。首先本文在研究了EFlash的故障模型和经典测试算法的基础上,提出串行接口BIST可测试性方案,该方案包括设计串并及并串转换电路,EFlash读、写、擦除操作电路,以及改进型Checkerboard算法电路。该方案实现了测试算法背景数据可配置、测试步骤可组合,较好地提升了EFlash观测的灵活性和测试效率。为了验证测试电路的功能和时序,本文使用Vera、Verilog语言搭建了仿真平台,并给出了仿真验证结果。其次,在芯片成功流片后,本文设计了基于MIPS开发板的EFlash测试器,描述了EFlash测试器的ATE-DUT系统架构和软硬件集成开发环境,重点阐述了EFlash测试器的工作流程以及测试固件的开发实现。最后,本文介绍了晶圆测试的自动测试设备和晶圆测试方案,通过对晶圆测试的工程数据进行分析,总结了EFlash冗余空间修复设计对提升生产良率的作用。本文可为EFlash IP的测试电路设计提供参考。
【关键词】：嵌入式Flash IP 内建自测 Checkerboard算法 EFlash测试器 冗余修复
【学位授予单位】：华南理工大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN407
【目录】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 绪论10-16
• 1.1 研究背景10-11
• 1.2 项目介绍11-12
• 1.3 国内外研究现状12-14
• 1.4 本文主要研究工作和论文结构14-16
• 第二章 EFLASH故障模型和测试算法研究16-25
• 2.1 EFLASH IP的特点和结构16-18
• 2.2 EFLASH的故障模型18-19
• 2.2.1 周边电路故障18
• 2.2.2 存储单元故障18-19
• 2.2.3 EFlash特有故障19
• 2.3 测试算法的选择19-23
• 2.3.1 MSCAN算法20
• 2.3.2 Galloping算法20-21
• 2.3.3 Checkerboard算法21
• 2.3.4 Unique address算法21
• 2.3.5 Match及其衍生算法21-22
• 2.3.6 Checkerboard算法的改进22-23
• 2.3.7 测试算法的评价23
• 2.4 本章小结23-25
• 第三章 EFT测试方案和测试电路设计25-41
• 3.1 EFT设计方案25-27
• 3.2 总体电路描述27-28
• 3.3 EFT接口定义28-29
• 3.4 串行接口测试协议29-30
• 3.4.1 串行接口数据格式29
• 3.4.2 EFT工作模式29-30
• 3.5 EFT工作过程30-31
• 3.6 EFT操作时序31-40
• 3.6.1 EFT软保护操作（SW MODE）31-33
• 3.6.2 EFT写操作（Program Mode）33-35
• 3.6.3 EFT连续写操作35-36
• 3.6.4 EFT CKBD Program BIST36-40
• 3.7 本章小结40-41
• 第四章 EFT测试电路仿真和验证41-48
• 4.1 验证平台描述41
• 4.2 仿真项和验证结果41-44
• 4.3 时序仿真波形分析44-47
• 4.3.1 EFT SW操作和写操作44-45
• 4.3.2 EFT连续写操作45-46
• 4.3.3 EFT CKBD Program bist操作46-47
• 4.4 本章小结47-48
• 第五章 样片测试与晶圆测试48-63
• 5.1 EFLASH测试器系统设计48-49
• 5.2 EFLASH测试器硬件环境介绍49-51
• 5.2.1 Zi1225 DUT板49
• 5.2.2 MIPS开发板介绍49-50
• 5.2.3 32位高速MIPS芯片介绍50-51
• 5.3 MIPS集成开发环境介绍51-52
• 5.4 测试固件研发52-58
• 5.4.1 主函数流程及函数集52-54
• 5.4.2 GPIO控制54-56
• 5.4.3 测试时钟56
• 5.4.4 操作时间参数56-57
• 5.4.5 EFT函数组合57-58
• 5.5 晶圆测试方案58-59
• 5.5.1 自动测试设备选型58-59
• 5.5.2 并行测试59
• 5.6 晶圆测试结果59-61
• 5.6.1 BIN和Wafer map59-61
• 5.6.2 冗余修复结果分析61
• 5.7 本章小结61-63
• 总结与展望63-64
• 参考文献64-66
• 附录66-71
• 附图1 内建自测电路原理66
• 附图2 MSCAN算法示意图66
• 附图3 GALLOPING算法示意图66
• 附图4 DIAGONAL算法示意图66-67
• 附图5 CHECKERBOARD算法示意图67
• 附图6 UNIQUE ADDRESS算法示意图67-68
• 附图7 芯片测试流程68-69
• 附图8 DC综合流程配置69
• 附图9 EFT工作状态机69-70
• 附图10 ATE TERADYNE J75070-71
• 攻读硕士学位期间取得的研究成果71-72
• 致谢72-73
• 附件73

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1 肖铮;电子支付芯片中的EFlash IP测试实现研究[D];华南理工大学;2016年

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本文编号：775330