12位200MSPS流水线ADC的设计与实现

发布时间：2017-09-18 07:14

  本文关键词：12位200MSPS流水线ADC的设计与实现

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【摘要】：随着数字通信技术的飞速发展以及半导体工艺水平的不断提高,尤其是片上系统(System-on-a-chip,SOC)的快速发展,对连接模拟信号和数字信号桥梁的模数转换器(Analog-to-Digital Converter,ADC)也提出了更高的要求。在众多结构当中,流水线模数转换器因其在速度、精度、功耗以及面积之间具有较好的折中关系而成为目前研究的主流架构。本文采用TSMC 0.18μm 1P4M CMOS工艺,研究设计了一款12位200MSPS的低功耗流水线ADC。本文首先对流水线ADC的基本原理及其架构进行了深入的研究,运用MAT LAB/Simulink对流水线ADC进行系统建模与仿真,确认系统的可行性及稳定性,并仿真分析了流水线ADC中几个主要非理想因素对输出频谱的影响。在此基础上,本文在TSMC 0.18μm 1P4M CMOS工艺下对各个电路模块进行设计、仿真和版图实现。该ADC的关键模块包括输入缓冲器(Input Buffer)电路、采样保持电路(SHA)、增益数模单元电路(MDAC)、比较器电路、时钟产生电路、带隙基准电路和数字校正电路。整个流水线由6级子级组成,前5级为2.5bit子级,第6级为2bit的并行flash ADC,并对各级输出采用数字校正技术进行误差校正,以达到12位的精度。输入缓冲器采用改进型的源跟随器,具有高线性度、低功耗的特点;采样保持电路采用电容翻转式结构以减少噪声和功耗;采样保持电路和MDAC中的放大器,均采用增益提高型,以保证有足够大的增益和单位增益带宽;采样开关采用栅压自举开关,减小了导通电阻引起的非线性误差;比较器采用了预放大动态锁存比较器的结构,充分利用了放大器负指数响应和动态锁存器正指数响应的优点,实现快速比较,同时也减小了踢回噪声。整个流水线级电容按比例缩减,有效的降低了电路功耗。电路经MPW流片后测试结果表明,在电源电压1.8V,采样频率为200MHz时,输入一个幅值为0.625V,频率约为10MHz的正弦信号,ADC输出的SFDR、SNR、ENOB分别为83.39dB、60.00dB,9.68Bit;当输入信号频率增加到约为70MHz时,ADC输出的SFDR、SNR、ENOB分别为74.93dB、58.92dB,9.47Bit,实现了高速高精度性能指标。
【关键词】：片上系统 流水线ADC 低功耗 采样保持电路 MDAC
【学位授予单位】：华侨大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN792
【目录】：

• 摘要3-4
• Abstract4-9
• 第1章 绪论9-14
• 1.1 选题背景以及研究意义9-11
• 1.2 国内外研究现状11-12
• 1.3 论文的主要工作12-13
• 1.4 论文结构安排13-14
• 第2章 流水线模数转换器的基本介绍14-27
• 2.1 模数转换器简介14-15
• 2.2 模数转换器的性能参数15-20
• 2.2.1 静态性能参数16-18
• 2.2.2 动态性能参数18-20
• 2.3 流水线ADC的结构和工作原理20-22
• 2.4 数字校正技术22-23
• 2.5 高速高精度流水线ADC的架构设计23-27
• 2.5.1 ADC规格需求及基本参数23-24
• 2.5.2 ADC的系统架构设计24-25
• 2.5.3 核心ADC分辨率的选择25-27
• 第3章 流水线ADC误差分析及行为模型建模27-45
• 3.1 流水线ADC的主要误差源分析27-36
• 3.1.1 噪声27-30
• 3.1.2 开关的非线性30-31
• 3.1.3 时钟抖动31-32
• 3.1.4 电容失配误差32-34
• 3.1.5 运放误差34-36
• 3.1.6 比较器误差36
• 3.2 流水线ADC低功耗技术36-39
• 3.2.1 无采样保持电路36-37
• 3.2.2 运放共享技术37-39
• 3.2.3 电容按比例缩减技术39
• 3.3 流水线ADC的simulink建模39-45
• 3.3.1 流水线ADC各功能模块的建模39-42
• 3.3.2 流水线ADC模型的性能仿真分析42-45
• 第4章 流水线ADC单元电路的分析与设计45-84
• 4.1 采样保持电路的设计45-63
• 4.1.1 概述45
• 4.1.2 采样保持电路结构的分析及选择45-50
• 4.1.3 栅自举开关50-52
• 4.1.4 跨导运算放大器的设计52-61
• 4.1.5 采样保持电路的整体仿真61-63
• 4.2 2.5 bit流水级的设计63-72
• 4.2.1 2.5 bit流水级的整体架构63-65
• 4.2.2 Sub-ADC的设计65-69
• 4.2.3 Sub-DAC的设计69
• 4.2.4 2.5 bit流水级的仿真与分析69-72
• 4.3 数字校正电路72-75
• 4.3.1 延时对准电路72-73
• 4.3.2 数字校正运算电路73-75
• 4.4 输入缓冲器的设计75-79
• 4.5 时钟电路的设计79-80
• 4.6 带隙基准电路的设计80-84
• 4.6.1 带隙基准电路的基本原理80-82
• 4.6.2 带隙基准电路的设计与仿真82-84
• 第5章 版图设计84-89
• 5.1 高速高精度电路的版图设计规则84-85
• 5.2 流水线ADC电路中关键模块的版图设计85-89
• 第6章 流水线ADC的整体仿真及芯片测试89-95
• 6.1 流水线ADC整体电路的仿真89-90
• 6.2 芯片的测试90-95
• 6.2.1 测试方案及测试环境90-92
• 6.2.2 芯片测试结果92-95
• 第7章 总结与展望95-97
• 参考文献97-101
• 致谢101-102
• 个人简历、在学期间发表的学术论文与研究成果102

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本文编号：874125