基于Verilog-A与Matlab的行为描述模型的CDR设计

发布时间：2017-09-22 04:25

  本文关键词：基于Verilog-A与Matlab的行为描述模型的CDR设计

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【摘要】：根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的Verilog-A模型一般是基于理想环路进行环路参数的分析,误差较大.利用Verilog-A与Matlab进行行为级建模时将电荷泵充放电电流的大小和时间不匹配等非理想因素考虑进来,并进行相位噪声的拟合.行为级和电路级的对比仿真验证了行为级模型的快速性和准确性,并对CDR电路级的设计具有前瞻性的指导意义.
【作者单位】： 桂林电子科技大学广西精密导航技术与应用重点实验室;桂林电子科技大学信息与通信学院;
【关键词】： Verilog-A Matlab 行为级 时钟数据恢复 系统仿真
【基金】：国家自然科学基金项目(61264001,61166004,61161003) 广西自然科学基金项目(2013GXNSFAA019333) 研究生教育创新计划资助项目(GDYCSZ201457)
【分类号】：TN402
【正文快照】： 1引言超深亚微米片上系统(SOC)促进了穿戴式产品的迅速发展,而在人体表面复杂的信道环境下,拥有高速、准确、丰富的多媒体数据传输能力越来越成为穿戴式产品发展的趋势.因此在设计作为穿戴式产品射频接收机电路的核心模块,即时钟数据恢复电路(CDR)时,快速计算并优化环路参数,

【参考文献】

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本文编号：898779