基于Vivado HLS的Down Scaler视频系统设计

发布时间：2017-09-26 22:10

  本文关键词：基于Vivado HLS的Down Scaler视频系统设计

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【摘要】：介绍一种基于FPGA的Down Scaler视频系统设计。系统的核心部件采用Xilinx Kintex-7的板载XC7K325T芯片,系统设计使用Vivado工具,包括使用Vivado HLS进行Down Scaler模块设计。首先按照Vivado HLS的代码规范进行Down Scaler模块的C/C++代码编写,然后利用编译工具生成RTL级代码和综合结果 Down Scaler IP核,最后将Down Scaler IP核与TPG、VDMA等Xilinx视频IP核互连,构建实时视频系统。在满足实时性要求和FPGA资源消耗要求的条件下,该设计实现了对Down Scaler视频算法从PC端软件处理方式向FPGA平台硬件处理方式的移植。
【作者单位】： 西安电子科技大学微电子学院;
【关键词】： Vivado HLS FPGA Down Scaler 高层次综合
【分类号】：TN791
【正文快照】： 引言在电子设计自动化领域,高层次综合工具变得越来越受欢迎,其能够将C/C++、SystemC、Matlab等高级语言的函数转译成RTL级的代码,这一功能将数字电路设计的抽象层进一步提升。随着嵌入式系统复杂程度的增加,高层次综合工具开始深入电子系统尤其是嵌入式系统的设计流程。本文

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本文编号：925989