高速峰值检测模块设计

发布时间：2017-09-27 12:03

  本文关键词：高速峰值检测模块设计

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【摘要】：针对一组32行20列的640个16位有符号随机二进制阵列数据设计峰值检测模块,数据采用串行输入,要求快速找到其中5个最大的峰值。峰值的定义是该数的绝对值大于它周围的8个数的绝对值。为了在最短的时间内在该串行随机数阵列中找到最大的5个峰值,模块采用一次扫描方式实现,这样的设计符合设计要求也能够得到最短检测用时,依据峰值定义设计扫描方式采用蛇形结构,通过把数据与前5个相关的数据比较,再与后5个相关的数据比较,接着与左边或右边相关数据比较,最后与之前确定的5个较大的峰值比较,来确定最新的5个较大的峰值的分步骤比较的思路。该模块采用FPGA(Altera CycloneⅡEP2C35F672C6)设计,利用Verilog HDL描述,整体消耗3214个逻辑单元。通过设定640个随机二进制数,对模块进行功能仿真和时序仿真。时序仿真结果表明,该模块可以工作在90Mhz时钟下,通过一次性扫描,工作大约7.15us完成对阵列的检测,输出5个最大的峰值的地址。
【作者单位】： 四川大学;
【关键词】： 高速峰值检测 阵列 现场可编程门阵列 硬件描述语言
【分类号】：TN702
【正文快照】： 1 引言 对于二维数据的峰值检测电路,跟一维的有所不同,我们对二维数据的读取方式不同,进行比较的时候能达到的速度也不相同。基于所用时长考虑,我们选择了蛇形扫描的读数方式,以使得连续读出的数据可以构成一个九宫格,直接将九宫格中心的数据的绝对值与其周围的数据绝对值进

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本文编号：929552