基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

发布时间：2017-09-28 00:32

  本文关键词：基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

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【摘要】：设计实现了一种基于高速并行架构的直接数字频率合成器。核心模块相位幅度转换采用混合旋转算法实现,第一级采用CORDIC算法,预先计算旋转值;第二级采用乘法器,降低幅度计算的时钟周期。电路架构采用多路并行结构,同时采用交织采样算法来实现信号的采样,最高工作频率达到2GHz。经0.13μm 1P6M MIX Signal CMOS工艺流片,整个芯片面积为3.2mm×3.6mm。经测试在2GHz的工作频率下,输出信号在701 MHz处,窄带SFDR为86.35dB;输出信号在742 MHz处,宽带SFDR为52.01dB。
【作者单位】： 中国电子科技集团公司第58研究所;江南大学物联网学院;
【关键词】： 直接数字频率合成 CORDIC算法 交织采样 角度旋转
【基金】：国家自然科学基金资助项目(61474092)
【分类号】：TN741
【正文快照】： 引言 直接数字频率合成技术(DDFS),以其特有的分辨率高、跳频速度快、稳定性好、集成度高等优势,在无线通讯、相控雷达、卫星等对相对带宽、频率转换时间、相位连续性、分辨率及集成化等一系列性能指标要求较高的设备上得到了广泛应用。 随着技术的发展,应用的需求,DDFS呈多

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本文编号：932839