100Gbps光传输数字信号处理器帧同步系统设计与验证

发布时间：2017-03-24 14:02

  本文关键词：100Gbps光传输数字信号处理器帧同步系统设计与验证，由笔耕文化传播整理发布。

【摘要】：近年来由于互联网视频应用、大数据、云计算等推动数据流量的爆炸性增长对光传输网络中骨干侧不断施压,骨干网明显后继乏力。为应对不断增长的数据流量压力,采用OTN交换技术的100Gbps网络传输系统逐步商用。作为100Gbps系统的核心技术,100Gbps数字信号处理器必须能够有高速的数据业务处理能力(系统吞吐量128Gbit/s),因此100Gbps数字信号处理器芯片是决定100Gbps光网络系统性能的最关键单元,其性能直接决定着100Gbps系统的承载能力。如何设计并实现100Gbps数字信号处理器芯片对于100Gbps传输系统显得至关重要。100Gbps数字信号处理器是主要是采用PDM-QPSK的调制方式将接收到的客户侧OTU4业务信息,进行FEC编码、差分编码、训练序列的插入和QPSK调制等处理后,发送到线路侧;在线路侧收端,采用相干光解调接收技术,将接收到的模拟电信号,通过高速ADC进行数模转换,然后经过数字相干解调处理及FEC译码等处理后,恢复出客户侧信息。本文主要研究了100Gbps数字信号处理器中帧同步系统的实现。重点对100Gbps DSP芯片中帧同步系统的功能结构进行了深入的研究,帧同步系统完成帧头差分译码、相关检测找帧头、Lane调整对齐、大频偏补偿、去QPSK相位模糊、解自定义帧等,即利用发端插入的已知帧头序列,进行相关运算找到自定义帧的帧头,由于XI、XQ、YI、YQ四路帧头不一样,这样可以区分出来四个Lane,根据帧头的已知信息完成四路信号的对齐,根据相关峰值可以判断是否发生大频偏,若出现大频偏则送出+8G或者-8G给频偏估计与补偿,利用插入的已知训练序列完成去相位模糊,再将四路信息中插入的帧头和训练序列删除掉,完成帧同步系统的处理。然后根据各模块的功能需求,采用自顶向下的方法用硬件描述语言完成帧同步系统中各模块的设计,尤其是在帧头搜索滑动窗口设计、数据流同步缓存处理设计和CSRZ纠正设计中做了创新,减少了硬件资源。最后针对本文的设计使用UVM验证平台对帧同步系统进行了功能验证,并给出了仿真验证的关键自测用例,仿真结果表明帧同步系统的设计满足了帧同步系统方案的要求。
【关键词】：100Gbps 数字信号处理器 帧同步系统 帧头 偏振态
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP332
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 符号对照表11-12
• 缩略语对照表12-15
• 第一章 绪论15-23
• 1.1 论文研究背景15-16
• 1.2 100Gbps数字信号处理器简介16-19
• 1.3 100Gbps数字信号处理器的发展19-20
• 1.4 论文主要章节工作及安排20-23
• 第二章 帧同步系统概述23-31
• 2.1 帧同步系统的性能要求23
• 2.2 帧同步系统功能结构划分23-25
• 2.3 帧同步系统和其他系统或模块间的关系25-26
• 2.4 100Gbps数字信号处理器的调制解调方式26-30
• 2.4.1 QPSK调制26-27
• 2.4.2 PDM调制27-28
• 2.4.3 PDM-QPSK调制28-30
• 2.4.4 相干光解调技术30
• 2.5 本章小结30-31
• 第三章 帧同步系统详细设计31-65
• 3.1 帧同步系统设计思想31-33
• 3.2 EVM矢量误差计算模块设计33-37
• 3.3 PS偏振态同步模块设计37-44
• 3.4 FS帧同步模块设计44-48
• 3.5 DFS数据流同步模块设计48-52
• 3.6 DFP数据流处理模块设计52-55
• 3.7 PAC相位模糊纠正模块设计55-61
• 3.7.1 TS定位模块设计57-59
• 3.7.2 因子计算模块设计59-60
• 3.7.3 数据缓存校正模块设计60-61
• 3.8 DKS删除已知符号模块设计61-62
• 3.9 DST可调可测模块设计62-63
• 3.10 同步系统设计中的创新63-64
• 3.11 本章小结64-65
• 第四章 帧同步系统验证65-75
• 4.1 平台及策略65-68
• 4.2 验证的功能点分解68-69
• 4.3 帧同步系统级关键验证用例69-73
• 4.4 仿真验证结果分析73-74
• 4.5 本章小结74-75
• 第五章 总结与展望75-77
• 5.1 总结75-76
• 5.2 展望76-77
• 致谢77-79
• 参考文献79-81
• 个人简介81-82

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