多FPGA原型验证平台关键模块的设计与实现

发布时间：2017-03-25 11:02

  本文关键词：多FPGA原型验证平台关键模块的设计与实现，由笔耕文化传播整理发布。

【摘要】：作为计算机系统里最关键的部件,微处理器的设计和制造一直是计算机领域研究的重点和热点。在微处理器40多年的发展历史上,超标量是一座重要的里程碑,它使得处理器内核实现了指令级并行,大大提高了相同的主频下CPU指令的处理速度。处理器的性能也有了革命性的提升。目前为止,超标量处理器仍然是最重要的处理器之一。从1971年第一块微处理器芯片4004诞生以来,微处理器一直按照著名的摩尔定律发展着。主频从最初的小于1MHz提高到现在的大于1GHz,处理器中晶体管的集成数量也有了大规模的增加,目前已经到了几十亿只。处理器的设计也越来越复杂,对处理器设计进行验证和调试的难度也越来越大。当前,越来越多的设计者选择搭建单个或多个FPGA的原型验证平台进行微处理器设计的验证工作。据Mentor公司的调查研究,在工业界中,选择FPGA搭建原型验证系统的企业已经由2007年的41%提高到了2010年的55%。相对于软件仿真,FPGA的原型验证具有更高的覆盖率而且设计者还可以进行真实的操作。本文面向超标量处理器,研究了多FPGA原型验证系统的一些关键模块的设计和实现,实现了系统中FPGA与外部存储设备的连接,并在此基础上构建了一个搭载4颗FPGA的原型验证系统,然后用实际的X处理器设计对该4颗FPGA原型验证平台的功能和性能进行了评估。总结全文,本文主要对多FPGA原型验证平台的某些关键模块做了一些设计与实现工作,主要是以下五个方面:1、总结文献资料,从FPGA的概念开始,到FPGA的开发流程、FPGA原型系统验证、再到FPGA的未来的研究与发展方向,最后对多FPGA系统的概念以及多FPGA系统的开发流程进行了系统的描述。2、多FPGA系统的时钟同步方案的研究与实现。描述了FPGA的内部时钟结构,并且在4颗FPGA原型验证系统的基础上,实现了一种基于MMCM(混合模式时钟管理器)的时钟同步配置方案。3、分析研究并实现了多FPGA系统FPGA之间的互连模块。基于Xilinx Virtex-7XC7V2000TFLG1925的FPGA芯片,在2颗以及4颗FPGA互连平台上实现了多FPGA时分复用互连模块,利用约100个数据传输通道满足了多达数十倍信号数量的通信需求。4、完成了多FPGA原型验证系统与外部存储设备连接控制器的设计实现。基于Xilinx Virtex-7 XC7V2000TFLG1925的FPGA芯片,对FPGA与外部存储设备Flash的连接进行了研究,并且利用串口(UART)传输实现了对SPI Flash的读写。5、对本文中实际搭建的4颗FPGA原型验证系统的软硬件进行了介绍,并在该平台上对设计实现的各个模块进行了功能和性能测试。
【关键词】：超标量处理器 多FPGA系统 原型验证系统 时钟同步 时分复用 外设
【学位授予单位】：国防科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP332
【目录】：

• 摘要10-12
• ABSTRACT12-14
• 第一章 绪论14-18
• 1.1 引言14-15
• 1.2 研究的意义15-16
• 1.3 研究的挑战16
• 1.4 本文的主要工作16-17
• 1.5 论文结构17-18
• 第二章 多FPGA系统的技术背景18-28
• 2.1 FPGA基础介绍18-23
• 2.1.1 FPGA概述18-19
• 2.1.2 FPGA的芯片结构19-21
• 2.1.3 V7系列FPGA的特点21-22
• 2.1.4 FPGA系统的设计开发流程22-23
• 2.2 FPGA原型系统验证23-24
• 2.3 FPGA的研究发展趋势24-25
• 2.3.1 FPGA芯片技术发展趋势24-25
• 2.3.2 未来EDA设计方法的发展趋势25
• 2.4 多FPGA系统的设计开发流程25-27
• 2.5 本章小结27-28
• 第三章 多FPGA系统的时钟同步方案的实现研究28-38
• 3.1 FPGA的时钟结构28-32
• 3.1.1 FPGA时钟树28-29
• 3.1.2 V7的时钟资源29-32
• 3.2 多FPGA的时钟同步32-34
• 3.2.1“工”字形布线32
• 3.2.2 FPGA外部时钟树32-33
• 3.2.3 基于MMCM的全局时钟同步33-34
• 3.3 多FPGA原型验证平台的时钟系统介绍34-36
• 3.3.1 时钟系统构成34-35
• 3.3.2 时钟系统测试35-36
• 3.4 本章小结36-38
• 第四章 多FPGA系统的互连模块的研究38-50
• 4.1 时分复用的基本思想38
• 4.2 时钟源同步数据传输38-39
• 4.3 多FPGA系统互连结构研究39-41
• 4.3.1 线阵结构39
• 4.3.2 网格结构39-40
• 4.3.3 虚拟连接技术40-41
• 4.4 多FPGA原型验证系统的互连结构的设计与实现41-47
• 4.4.1 系统总体方案设计41-42
• 4.4.2 时钟复位延时控制单元42-43
• 4.4.3 信号发送单元43-45
• 4.4.4 信号接收单元整体设计45-46
• 4.4.5 位对齐、字对齐模块设计46-47
• 4.5 多FPGA原型验证系统的互连结构设计测试47-48
• 4.6 本章小结48-50
• 第五章 多FPGA系统的连接外部存储设备控制器的实现50-58
• 5.1 总体方案设计50-51
• 5.2 控制器设计51-55
• 5.2.1 UART部分51-53
• 5.2.2 控制总线AXI4部分53-54
• 5.2.3 Flash控制部分54-55
• 5.2.4 Block RAM部分55
• 5.2.5 SPI接口部分55
• 5.3 系统仿真结果与分析55-56
• 5.4 本章小结56-58
• 第六章 实验数据分析58-66
• 6.1 实验环境58-62
• 6.1.1 综合工具Synplify58
• 6.1.2 分割工具TAI_player58-59
• 6.1.3 实现工具VIVADO59-61
• 6.1.4 实验中的多FPGA原型验证系统61-62
• 6.2 实验中工程设计的逻辑资源分析62
• 6.3 互连结构的软件仿真数据分析62-63
• 6.4 互连结构的真实测试数据分析63-64
• 6.5 本章小结64-66
• 第七章 总结与展望66-68
• 7.1 工作总结66
• 7.2 展望66-68
• 致谢68-70
• 参考文献70-74
• 作者在学期间取得的学术成果74

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本文编号：267073