基于访存Trace的多通道DDR控制器建模与适配

发布时间：2017-03-26 17:03

  本文关键词：基于访存Trace的多通道DDR控制器建模与适配，，由笔耕文化传播整理发布。

【摘要】：在整个SoC设计中,存储系统已成为主要的性能瓶颈之一,其设计的优劣直接影响SoC整体性能。从真实的开发板硬件只能获得平均访存延迟和平均带宽等参数,对于存储控制器内部的运行状态则无法获知,这对研究和评估存储系统,找出设计瓶颈并进行优化来说非常困难。而通过时钟精确型的功能仿真则可以获得存储控制器任一时刻的运行状态,获得更多的微架构性能参数。DRAMSim2是一个周期精准的存储系统仿真器,但是在一些方面如地址映射、命令调度、时序参数等与真实的存储器件存在一定误差,导致仿真结果不可靠。因此,对DRAMSim2模型其进行优化和适配,提高其准确性具有重要的意义。本文的目标是在周期精准的存储控制器模型DRAMSim2的基础上,通过对其适配与建模,使之与一款流行的开发板Odroid-U3的存储系统相匹配。DRAMSim2不能单独工作,需要输入访存Trace流,因此需要将全系统仿真平台Gem5的存储模型采用DRAMSim2进行替换,并从Gem5中获取访存Trace流。本文首先将Gem5的CPU和Cache部分配置为与Odroid-U3相一致,以减少Trace流引入的误差。接着通过基础实验得出DRAMSim2与Odroid-U3存储控制器之间的误差,并根据存储控制器工作原理,从总线接口模块、命令调度模块和存储接口模块三个模块分析DRAMSim2仿真产生误差的来源。最后本文对DRAMSim2模型的总线接口模块修正访存队列深度,对于命令调度模块建立地址映射机制和FR-FCFS调度模型,对于存储接口模块修正访存协议命令延迟公式。通过对适配后的DRAMSim2模型进行访存延迟和带宽的测试,与适配前相比,平均访存延迟误差从适配前的40.5%下降为12.5%,平均访存带宽从适配前的21%下降为8.33%。
【关键词】：存储系统 DRAMSim2 Odroid-U3 访存带宽 访存延迟
【学位授予单位】：东南大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP333
【目录】：

• 摘要5-6
• Abstract6-9
• 第一章 绪论9-13
• 1.1 研究背景与意义9-10
• 1.2 国内外研究现状10-11
• 1.3 论文主要内容及指标11-12
• 1.4 论文结构12-13
• 第二章 存储控制器及DRAMSim2模型13-27
• 2.1 存储器简介13-18
• 2.1.1 存储器的组织结构13-16
• 2.1.2 存储器常见状态16-17
• 2.1.3 LPDDR2存储器17-18
• 2.2 存储控制器18-23
• 2.2.1 存储控制器基本原理18-19
• 2.2.2 地址映射机制19-20
• 2.2.3 行缓冲管理机制20-21
• 2.2.4 命令调度策略21-23
• 2.3 存储控制器模型DRAMSIM223-26
• 2.3.1 DRAMSim2仿真模型概述23-24
• 2.3.2 DRAMSim2控制器架构分析24-26
• 2.4 本章小结26-27
• 第三章 DRAMSim2模型误差分析27-47
• 3.1 测试方案设计27-37
• 3.1.1 Odroid-U3 DDR控制器介绍27-28
• 3.1.2 Gem5模拟器与DRAMSim2的结合28-30
• 3.1.3 Perf性能分析工具30-31
• 3.1.4 Benchmark选择31-34
• 3.1.5 测试方案34-37
• 3.2 基础实验对比分析37-42
• 3.2.1 计算密集型和访存密集型实验微架构参数对比分析37-41
• 3.2.2 Lmbench访存延迟和带宽测试实验分析41-42
• 3.3 误差来源分析42-45
• 3.3.1 Gem5高层模型访存Trace流误差分析42-43
• 3.3.2 存储控制器总线接口模块误差分析43
• 3.3.3 存储控制器访存命令调度模块误差分析43-44
• 3.3.4 存储控制器存储接口模块误差分析44-45
• 3.4 本章小结45-47
• 第四章 DRAMSim2模型的适配与修正47-59
• 4.1 总线接口模块修正47-48
• 4.2 命令调度模块修正48-55
• 4.2.1 地址映射机制的修正48-50
• 4.2.2 命令调度策略建模50-55
• 4.3 存储接口模块修正55-57
• 4.4 本章小结57-59
• 第五章 实验验证及结果分析59-69
• 5.1 实验环境搭建59
• 5.2 验证及结果分析59-64
• 5.2.1 计算密集型和访存密集型应用微架构参数对比验证59-62
• 5.2.2 Lmbench访存延迟和带宽的验证62-63
• 5.2.3 设计指标对比验证63-64
• 5.3 ANDROID应用访存特性分析64-67
• 5.4 本章小结67-69
• 第六章 总结与展望69-71
• 6.1 总结69
• 6.2 展望69-71
• 致谢71-73
• 参考文献73-75

【参考文献】

中国期刊全文数据库 前2条

1 赵鹏;;多核环境下的DRAM内存分类调度算法[J];中国科技论文在线;2011年01期

2 程晓东,郑为民,唐志敏;基于DDR SDRAM控制器时序分析的模型[J];计算机工程;2005年17期

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本文编号：269077