RapidIO高速接口物理编码子层的设计与验证

发布时间：2017-03-31 02:14

  本文关键词：RapidIO高速接口物理编码子层的设计与验证，，由笔耕文化传播整理发布。

【摘要】：随着计算机和多媒体技术的快速发展,系统对互连总线技术的频率和带宽提出了更高要求。RapidIO系统互连技术以其高速率、低延迟和高可靠性在嵌入式系统领域得到了广泛应用。因此,设计RapidIO物理编码子层具有重要意义。 本文针对MaPU处理器系统芯片的项目需求,重点研究实现符合RapidIO2.2协议规范的物理编码子层设计方案。RapidIO物理编码子层主要完成控制符号的添加和解析、数据包物理层字段封装、数据包的发送接收、链路训练以及错误管理等功能。本文根据功能要求以及设计指标,完成了RapidIO物理编码子层的整体架构设计、前端设计、仿真验证以及逻辑综合,主要内容包括以下几个方面。 (1)论文在研究RapidIO2.2协议规范的基础上,重点对RapidIO物理编码子层的功能要求和设计指标进行了深入分析,确定了物理编码子层的整体架构设计方案,将物理编码子层按功能划分为发送通道、接收通道、链路训练以及错误管理四个部分。 (2)根据自顶向下设计思想与模块化设计方法,完成物理编码子层的前端设计,发送通道包括控制符号产生模块、空闲序列产生模块、通道分摊模块、加扰模块、8B10B编码模块。接收通道包括Comma码检测模块、8B10B解码模块、解扰模块、通道合并模块、控制符号解析模块。链路训练包括通道同步模块、通道对齐模块、端口初始化模块。错误管理包括错误检测模块以及错误恢复模块。 (3)开发RapidIO物理编码子层的仿真验证平台,完成物理编码子层的EDA仿真验证,并采用Systemverilog Assertion实现空闲序列时序断言,最后完成了FPGA板级验证。详细分析了发送通道、接收通道、链路训练以及错误管理的EDA仿真验证和FPGA板级验证的结果,结果表明本文设计的RapidIO物理编码子层实现了预期功能和性能指标。 (4)基于TSMC0.13μm CMOS工艺,完成RapidIO物理编码子层的逻辑综合。根据物理编码子层的时序要求,完成物理编码子层的综合环境、时序约束和面积约束设计,最终得出综合面积、功耗以及时序报告。RapidIO物理编码子层逻辑综合面积约为1.06mm2,逻辑综合功耗为19.36mW,最高时钟频率为312.5MHz。
【关键词】：RapidIO8B10B编码 循环冗余校验 加扰 解扰
【学位授予单位】：中国科学技术大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP336
【目录】：

• 摘要5-6
• Abstract6-8
• 目录8-11
• 第1章 绪论11-17
• 1.1 课题研究背景11
• 1.2 RapidIO与其它互连技术比较11-13
• 1.3 RapidIO国内外发展及研究现状13-14
• 1.4 课题研究内容14-15
• 1.5 论文组织结构15-17
• 第2章 RapidIO协议的研究17-29
• 2.1 RapidIO协议层次结构17-19
• 2.2 RapidIO事务传输原理19-20
• 2.3 RapidIO包格式20-21
• 2.4 RapidIO操作规范21-24
• 2.4.1 I/O逻辑操作规范21-22
• 2.4.2 消息传递规范22-24
• 2.5 RapidIO物理层协议的研究24-27
• 2.5.1 物理编码子层24-27
• 2.5.2 物理媒介附属子层27
• 2.6 本章小结27-29
• 第3章 RapidIO物理编码子层前端设计29-61
• 3.1 物理编码子层设计指标29
• 3.2 物理编码子层架构设计29-32
• 3.2.1 物理编码子层接口描述29-31
• 3.2.2 物理编码子层模块划分31-32
• 3.3 发送通道设计32-44
• 3.3.1 控制符号产生33-35
• 3.3.2 通道分摊35-36
• 3.3.3 空闲序列产生36-38
• 3.3.4 加扰38-42
• 3.3.5 8B10B编码42-44
• 3.4 接收通道设计44-49
• 3.4.1 Comma码检测44-46
• 3.4.2 8B10B解码46-47
• 3.4.3 解扰47-48
• 3.4.5 通道合并48-49
• 3.4.6 控制符号解析49
• 3.5 链路训练49-56
• 3.5.1 通道同步50-52
• 3.5.2 通道对齐52-55
• 3.5.3 端口初始化55-56
• 3.6 错误管理56-59
• 3.6.1 错误检测56-57
• 3.6.2 错误恢复57-59
• 3.7 本章小结59-61
• 第4章 RapidIO物理编码子层验证61-77
• 4.1 物理编码子层仿真验证61-74
• 4.1.1 仿真验证平台的建立61-63
• 4.1.2 仿真验证结果分析63-74
• 4.2 FPGA验证74-76
• 4.3 本章小结76-77
• 第5章 RapidIO物理编码子层逻辑综合77-93
• 5.1 逻辑综合概述77-78
• 5.2 综合库的设置78-79
• 5.3 设计输入79-81
• 5.4 综合环境约束81-83
• 5.4.1 工作条件设置81-82
• 5.4.2 线载模型设置82
• 5.4.3 系统端口特性设置82-83
• 5.5 定义设计约束83-88
• 5.5.1 时钟约束83-86
• 5.5.2 输入延时约束86-87
• 5.5.3 输出延时约束87
• 5.5.4 面积约束87-88
• 5.6 时序例外约束88-89
• 5.7 结果输出设置89
• 5.8 逻辑综合结果分析89-91
• 5.9 本章小结91-93
• 第6章 总结与展望93-97
• 6.1 总结93-94
• 6.2 展望94-97
• 参考文献97-101
• 致谢101-103
• 在读期间发表的学术论文与参与的项目103

【参考文献】

中国期刊全文数据库 前8条

1 冯华亮;;串行RapidIO:高性能嵌入式互连技术[J];今日电子;2007年09期

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7 刘洁,何宾,韩月秋;基于FPGA的RapidIO核接口芯片的设计和实现[J];微计算机应用;2004年02期

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本文编号：278650