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基于PowerPC体系结构的乘法器设计与验证

发布时间:2017-04-08 21:07

  本文关键词:基于PowerPC体系结构的乘法器设计与验证,由笔耕文化传播整理发布。


【摘要】:本文研究的是基于PowerPC体系结构的X型微处理器整数单元中的乘法器部分。之所以选择PowerPC体系结构主要源于其结构本身的灵活性。这种灵活体系结构不但可以提供更多价格和性能组合,并同时保持软件兼容性,还可以使后来的处理器更好地利用技术发展。Power PC体系机构是可扩充的,它同时包括32位和64位实现的规范,以保证当前的32位PowerPC处理器和下一代64位处理器之间的软件兼容。X型微处理器是一款超标量微处理器,有着用于装载指令和数据的32Kb、8路径组关联、物理寻址的高速缓存,并有独立的指令、数据内存管理单元;有着32位地址总线和64数据总线,对支持内存访问和内存映射的I/O操作,提供单拍和突发数据的传输;并且可以由软件进行控制在4种节能模式中进行切换,采用了先进的CMOS工艺,与TTL器件全面兼容。对于处理器来说,运算单元是直接影响处理器性能高低的关键功能部件,而对于运算单元,乘法器又是其重要的组成部分。它是数字信号处理和逻辑运算的核心,提高乘法器的性能对整个微处理器都有着至关重要的意义,因此对乘法器的研究与设计是十分必要的。本文所研究的是32×32位的整数乘法器,采用的是改进的基为4的Booth编码,分5个周期实现,每个周期对8位乘数进行编码得到四个34位的部分积(最后一个周期只编码一位生成最高位的部分积)。通过Booth编码将部分积的数量减少了一半,大大的提升了运算速度。对于每个周期产生的四个34位部分积通过使用华莱士树压缩的方法,进行了4-2CSA和3-2CSA两次压缩,得到一个40位的操作数。然后将40位操作数的低8位数据由专用的寄存器储存,不再被返回相加。最后的加法运算得出的结果中高32位被保留在寄存器当中,等到下个时钟周期开始,通过反馈电路,输送到3-2CSA压缩器与下个周期的低32位数相加,如此经过4个周期,就会得到64位的结果,这样不但使得乘法器的运算加快,还节省了电路的面积。最终加法器采用的是超前进位加法器和选择进位加法器混合的形式,40位操作数按每4位划分为一个单元,又因为需要对高8位进行选择操作,所以需要12个子单元,这样可以充分利用两个加法器各自的优势来缩短运算时间。最后本文根据所设计出来的电路进行了模块级和系统级的验证,通过分析以及对比,所设计的电路实现了所有的功能,通过了前后仿验证。
【关键词】:PowerPC体系结构 32×32乘法器 Booth编码 华莱士树
【学位授予单位】:西安电子科技大学
【学位级别】:硕士
【学位授予年份】:2015
【分类号】:TP332.22
【目录】:
  • 摘要5-6
  • ABSTRACT6-11
  • 缩略语对照表11-14
  • 第一章 绪论14-18
  • 1.1 课题的研究背景14-15
  • 1.2 应用和研究发展状况15-16
  • 1.3 课题研究的内容与意义16-17
  • 1.4 论文结构17-18
  • 第二章X型微处理器简介18-26
  • 2.1 X型微处理器体系结构18-21
  • 2.2 X型处理器的指令流动21-22
  • 2.3 X型处理器的流水线结构22-24
  • 2.4 X型微处理器IU单元简介24-25
  • 2.4.1 IU的功能部件的组成24
  • 2.4.2 IU的指令集简介24-25
  • 2.5 本章小结25-26
  • 第三章 乘法器的介绍26-44
  • 3.1 乘法器的基本原理26-27
  • 3.2 乘法器是算法27-31
  • 3.2.1 Baugh-Wooley算法27-28
  • 3.2.2 Booth算法28-31
  • 3.3 乘法器的拓扑结构31-36
  • 3.3.1 迭代乘法器31-32
  • 3.3.2 阵列乘法器32-33
  • 3.3.3 树形乘法器33-36
  • 3.4 乘法器的求和结构36-42
  • 3.4.1 一位加法36-37
  • 3.4.2 串行进位加法器37
  • 3.4.3 旁路进位加法器37-39
  • 3.4.4 进位选择加法器39-41
  • 3.4.5 超前进位加法器41-42
  • 3.5 本章小结42-44
  • 第四章 X型微处理器的乘法器44-60
  • 4.1 乘法器电路结构44
  • 4.2 改进的Booth编码设计44-46
  • 4.3 Booth编码的电路实现46-48
  • 4.4 部分积电路的实现48-50
  • 4.5 Booth编码对-Y和-2Y的处理50-51
  • 4.6 3-2CSA压缩器和 4-2CSA压缩器的内部结构51-52
  • 4.7 4-2CSA压缩器和 3-2CSA压缩器的连接关系52-53
  • 4.8 反馈电路的设计与实现53-55
  • 4.9 最终加法器的电路设计55-58
  • 4.10 IU乘法器设计小结58-60
  • 第五章 电路的仿真与验证60-68
  • 5.1 Booth编码单元验证60-61
  • 5.2 3-2 压缩单元验证61
  • 5.3 一位加法器单元验证61-62
  • 5.4 乘加器RTL级验证62-64
  • 5.5 系统级验证64-67
  • 5.6 本章小结67-68
  • 第六章 总结与提高68-70
  • 参考文献70-72
  • 致谢72-74
  • 作者简介74-75

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