基于CoreConnect总线的DDR3控制器设计与验证

发布时间：2017-04-13 06:29

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【摘要】：电子信息行业中需要使用大量的数据存储单元,随着需求不断提高,存储器设备也不断地推陈出新、更新换代。发展到如今,DDR存储器以起高速、高效、低功耗的特点,逐渐取代了传统的存储器设备成为市场的主流。DDR3 SDRAM是DDR的第三代存储器,在继承了DDR基本功能的基础上,对性能做了更高的提升,能很好地满足PC系统和各种SOC系统的数据存储要求。存储器的性能是影响系统性能的关键因素,同时存储控制器的设计与使用决定了存储器性能实际的功效发挥。DDR3 SDRAM理论最高的传输速度可以达到1.6Gbps以上,但在用户的实际运用中,需要针对不同的用户逻辑进行时序控制,很难实现DDR存储器的高带宽利用。所以,设计一种针对用户接口,实现控制器的用户逻辑和控制逻辑速度匹配是DDR存储器性能得以实现的可靠保证。本文首先对DDR SDRAM发展背景进行了简要分析,研究了IBM的CoreConnect总线协议,同时对DDR、DDR2、DDR3的功能原理、工作特性进行了细致研究。在以上基础上,为实现SOC嵌入式数据传输系统的要求,以快速高效为目标,本文提出了一种具有CoreConnect总线接口的DDR3控制器设计方案,可以满足基本的传输要求。本方案介绍了DDR3控制器的基本功能结构,分析了各个模块的功能实现和设计方法,其中主要分析了数据通路传输和MC控制模块的功能实现方法。同时,在最初功能实现的基础上,更加深入地分析了缓冲接口模块,对用户接口进行设计优化,有效提高控制器的效率。最后对DDR3进行了全面系统的功能仿真验证,着重介绍了DDR3控制器的仿真验证方法,包括模块级验证和FPGA验证方法,搭建DDR3控制器的仿真验证平台,创建验证用例,对测试结果进行判断分析。
【关键词】：DDR3 CoreConnect 控制器 设计 验证
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TP333
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 缩略语对照表11-14
• 第一章 绪论14-18
• 1.1 研究背景14
• 1.2 存储器发展14-15
• 1.3 研究内容及论文结构15-18
• 第二章 CoreConnect总线介绍18-26
• 2.1 PLB总线协议18-23
• 2.1.1 PLB特性18-20
• 2.1.2 PLB4接口信号20-23
• 2.2 DCR总线协议23-26
• 2.2.1 DCR特性23-24
• 2.2.2 DCR接口信号24-26
• 第三章 DDR介绍26-36
• 3.1 DDR SDRAM简介26
• 3.2 DDR组成结构26-28
• 3.3 DDR工作原理28-36
• 3.3.1 初始化原理28
• 3.3.2 操作指令28-31
• 3.3.3 读写时序31-32
• 3.3.4 DDR特性32-33
• 3.3.5 DDR3新增特性33-34
• 3.3.6 时序参数34-36
• 第四章 DDR3控制器设计实现36-54
• 4.1 设计方法及流程36
• 4.2 模块结构36-37
• 4.3 模块设计实现37-54
• 4.3.1 PLB从接口模块37-41
• 4.3.2 缓冲模块41-43
• 4.3.3 MC模块43-50
• 4.3.4 DDR接口模块50-54
• 第五章 DDR3控制器优化54-62
• 5.1 优化测试总体思路54
• 5.2 设计优化流程54-58
• 5.2.1 配置时序参数54-55
• 5.2.2 数据分析55
• 5.2.3 设计优化55-58
• 5.3 测试激励58-59
• 5.4 测试结果及分析59-62
• 第六章 DDR3控制器仿真验证62-80
• 6.1 验证计划62-63
• 6.2 验证流程63-64
• 6.3 DDR3模块级验证64-74
• 6.3.1 验证环境64-65
• 6.3.2 验证平台搭建65-66
• 6.3.3 验证方法66-67
• 6.3.4 激励策划67-68
• 6.3.5 验证结果68-74
• 6.4 FPGA验证74-80
• 6.4.1 验证环境75
• 6.4.2 验证方法75-77
• 6.4.3 激励策划77
• 6.4.4 测试结果77-80
• 第七章 总结与展望80-82
• 7.1 总结80
• 7.2 展望80-82
• 参考文献82-84
• 致谢84-86
• 作者简介86-87

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本文编号：303022