基于DDR3控制器的高速存储接口系统的设计与验证

发布时间：2017-04-16 02:23

  本文关键词：基于DDR3控制器的高速存储接口系统的设计与验证，由笔耕文化传播整理发布。

【摘要】：DDR3 SDRAM作为新一代的存储器,提供了相对于DDR2 SDRAM更高的运行效率与更低的电压。原因在于DDR3存储控制器新增了诸如ZQ、SRT、8bit预取等设计。ZQ是一种终端电阻校准功能,新增这个线路脚位可用来校准内部终端电阻。SRT则是指温度自刷新,它提供了一种可编程的温度控制存储器时钟频率功能,这可确保存储器颗粒不会因为工作时钟频率过高产生的高温导致烧毁的情况。8bit预取技术可使得DRAM内核的频率只有等效数据频率的1/8,这保证了在与外部高速总线进行数据交互时的效率。但在DDR3内部因为有着特定的读写操作时序要求才能使得其正常工作。因此,需采用一个高速存储接口系统来连接外界高速总线(如PLB总线)与DDR3存储控制器以实现总线上的各种复杂读写操作的顺利完成。本论文在研究了DDR3的JEDEC标准,PLB4总线协议的基础上设计了一个满足项目需求的高速存储接口系统。根据DDR3存储控制器用户接口端的要求以及PLB4总线的传输方式对接口系统进行了整体架构的设计,确定通过该接口系统所实现的功能,输入输出的关系能够正常良好的进行。本文主要完成整个接口系统的RTL设计,并在文章中详细介绍了接口系统中的各个模块及其内部组成、接口信号等。设计难点在于如何在跨时钟域的情况下完成PLB4总线复杂多样的传输方式和DDR3中特定传输模式之间的转换。在此基础上进一步介绍了所使用的DDR3存储控制器的工作模式和状态机跳转以及PHY模块的初始化和工作流程。在实现RTL设计代码的基础上,作者独立搭建了验证平台,进行了验证项的提取,完成了基于DDR3控制器的接口系统的验证。难点在于所使用的总线功能模型需使用特定的总线功能语言书写验证项,因此需先完成对该功能模型的平台搭建方式和总线功能语言的学习,以及对DDR3 SDRAM中进行大量数据读写时的读写数据正确性的验证工作。
【关键词】：DDR3 SDRAM PLB4总线 接口系统
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2015
【分类号】：TP333
【目录】：

• 摘要5-6
• ABSTRACT6-11
• 缩略语对照表11-14
• 第一章 绪论14-16
• 1.1 研究背景14
• 1.2 研究意义14
• 1.3 研究内容及论文结构14-15
• 1.4 本章小结15-16
• 第二章 DDR3 SDRAM及PLB总线基本原理16-26
• 2.1 DDR SDRAM存储器的发展16-17
• 2.2 DDR3 SDRAM存储器简介17-24
• 2.2.1 DDR3 SDRAM的基本结构17-19
• 2.2.2 DDR3的基本特征19-20
• 2.2.3 DDR3的基本工作原理20-24
• 2.3 PLB总线24-25
• 2.3.1 PLB总线特性24
• 2.3.2 PLB传输协议24-25
• 2.3.3 重叠PLB传输25
• 2.4 本章小结25-26
• 第三章 DDR3控制器高速存储接.系统的设计26-50
• 3.1 功能简介26
• 3.2 系统应用接.框图26-27
• 3.3 总线从接.模块功能27-29
• 3.3.1 功能描述27
• 3.3.2 端.信号27-29
• 3.4 高速接.模块设计29-49
• 3.4.1 接.功能框图29-30
• 3.4.2 接.结构信号框图30-31
• 3.4.3 读写数据通路结构设计31-36
• 3.4.4 跨时域时钟处理及数据处理36-37
• 3.4.5DDR3模块37-45
• 3.4.6 操作模式45-49
• 3.4.7 时钟方案49
• 3.5 本章小结49-50
• 第四章 接.系统功能验证50-66
• 4.1 功能验证介绍50-51
• 4.2 软硬件协同验证51-52
• 4.3 验证流程52
• 4.4 验证计划52-53
• 4.5 验证环境与验证平台53-54
• 4.5.1 验证环境53
• 4.5.2 验证平台的搭建53-54
• 4.6 PLB功能模型54-57
• 4.7 验证结果分析57-64
• 4.7.1 单拍传输57-59
• 4.7.2 四字burst传输59-61
• 4.7.3 大量数据读写对比验证61-64
• 4.8 本章小结64-66
• 第五章 总结与展望66-68
• 致谢68-70
• 作者简介70-72
• 参考文献72-74

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