基于PCIE的高速存储系统设计

发布时间：2017-04-27 03:00

  本文关键词：基于PCIE的高速存储系统设计，由笔耕文化传播整理发布。

【摘要】：随着技术的不断发展，，在高速数据采集、视频图像处理、卫星遥感测量、现代通信等领域中，对高速大容量数据的传输及存储提出了更高的要求。PCIE总线由于其极高的带宽和良好的性能，现已成为高速存储系统设计中一项重要的技术，因此研究基于PCIE总线的高速存储系统则显得非常有意义。 本文在基于Xilinx Virtex6FPGA内嵌PCIE核的基础上，通过六路高速收发器TLK2711实现PCIE控制板之间的高速数据传输。PCIE接收控制板以DDR3作为大容量缓存，通过DMA写将数据高速的上传到系统内存并进行后续处理。 本文首先介绍高速存储系统的研究现状、背景及意义，然后根据系统功能要求给出了基于PCIE的高速存储系统的硬件设计和FPGA逻辑设计。本文重点研究了数据同步缓存模块设计、DDR3存储接口模块设计和基于PCIE硬核的高速DMA读写设计。本文在最后给出了整个系统和各个部分的详细测试结果，通过对测试结果进行分析，验证了系统方案设计的可行性。
【关键词】：PCIE DDR3 DMA 高速存储
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TP333
【目录】：

• 摘要3-4
• Abstract4-7
• 第一章 绪论7-11
• 1.1 论文研究背景及意义7-8
• 1.2 高速存储系统研究现状8-9
• 1.3 论文研究内容9-11
• 第二章 高速存储系统总体方案设计11-19
• 2.1 高速存储系统硬件设计11-16
• 2.1.1 系统硬件功能要求11
• 2.1.2 系统硬件总体设计11-12
• 2.1.3 系统硬件各模块芯片选型12-16
• 2.2 高速存储系统 FPGA 逻辑设计16-17
• 2.2.1 系统 FPGA 逻辑功能要求16
• 2.2.2 系统 FPGA 逻辑总体设计16-17
• 2.3 本章总结17-19
• 第三章 DDR3 存储接口与缓存模块设计19-29
• 3.1 DDR3 存储接口设计19-24
• 3.1.1 DDR3 存储接口时序19-20
• 3.1.2 DDR3 存储接口总体设计20-21
• 3.1.3 DDR3 上下行 FIFO 设计21-22
• 3.1.4 DDR3 控制器的定制22-23
• 3.1.5 DDR3 控制状态机设计23-24
• 3.2 缓存模块设计24-27
• 3.2.1 数据同步缓存设计25
• 3.2.2 数据格式转换设计25-27
• 3.3 本章总结27-29
• 第四章 PCIE 系统逻辑设计29-49
• 4.1 PCIE 总线的分层结构29-34
• 4.1.1 PCIE 物理层机制30-31
• 4.1.2 PCIE 数据链路层机制31-32
• 4.1.3 PCIE 事务层机制32-34
• 4.2 PCIE 硬核概述34-40
• 4.2.1 PCIE 硬核的定制34-35
• 4.2.2 PCIE 硬核的配置空间35-37
• 4.2.3 PCIE 硬核支持的中断37-38
• 4.2.4 PCIE 硬核的接口时序38-40
• 4.3 PCIE 系统逻辑总体设计40-48
• 4.3.1 发送引擎状态机设计41-43
• 4.3.2 接收引擎状态机设计43-45
• 4.3.3 DMA 控制状态寄存器设计45-46
• 4.3.4 中断程序设计46-48
• 4.4 本章总结48-49
• 第五章 高速存储系统测试验证49-65
• 5.1 缓存模块测试验证49-50
• 5.1.1 发送数据格式转换仿真验证49-50
• 5.1.2 接收数据格式转换仿真验证50
• 5.2 DDR3 存储接口测试验证50-53
• 5.2.1 DDR3 读写测试验证50-52
• 5.2.2 DDR3 整体性能测试验证52-53
• 5.3 PCIE 系统测试验证53-61
• 5.3.1 DMA 读写测试验证53-57
• 5.3.2 PCIE 中断测试验证57-60
• 5.3.3 PCIE 整体性能测试验证60-61
• 5.4 系统整体性能测试验证61-63
• 5.5 本章总结63-65
• 结束语65-67
• 致谢67-69
• 参考文献69-71
• 攻读学位期间参加科研和发表论文情况71-72

【参考文献】

中国期刊全文数据库 前3条

1 汪精华;胡善清;龙腾;;基于FPGA实现的高速串行交换模块实现方法研究[J];电子技术应用;2010年05期

2 王伟;傅其祥;;基于PCIe总线的超高速信号采集卡的设计[J];电子设计工程;2010年05期

3 崔炳U

本文编号：329731