基于FPGA的数据压缩缓存系统研究
发布时间：2021-10-05 01:29
随着移动互联网的蓬勃发展,面对海量用户数据,如何对其进行有效存储成为一个亟待解决的问题。压缩存储技术借助高效的压缩算法对用户数据进行压缩后存储,极大减小了数据存储空间。但压缩率高算法往往压缩速率很低,因此需要借助硬件平台,如FPGA（Field Programmable Gate Array）对其加速。压缩率高的算法为了维持高压缩率需要存储较多的历史信息,而FPGA片上资源有限,因此只能使用访问效率较低而容量大的外部存储器,为提高压缩系统运行效率,综合计算机系统中Cache（高速存储器）的设计经验,设计实现一种基于FPGA的硬件缓存系统来提高数据压缩系统的性能。论文分析了现有缓存技术的发展和实现原理,并针对FPGA硬件加速平台,对缓存框架和结构进行扩展和改进,设计了缓存系统映射表和数据表,将控制信息和数据信息分开存储,加快地址命中与否的判断过程,并实现了易于硬件实现的数据替换算法。在缓存系统内部模块间利用流水线技术进行加速,通过引入预处理技术,提前计算访存地址,使地址不间断送给外部DDR（Double Data Rate）存储器,保持DDR始终处于满负荷工作状态。并依据不同硬件环境设计...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：66 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
缩略语对照表
第一章 绪论
1.1 课题研究背景及意义
1.2 国内外研究及现状
1.3 本文工作及组织结构
第二章 Cache设计原理与实现
2.1 Cache介绍
2.2 Cache组织方式
2.2.1 全相联映射方式
2.2.2 直接映射方式
2.2.3 组相联映射方式
2.3 Cache替换策略
2.3.1 随机替换算法
2.3.2 先入先出算法
2.3.3 最近最少使用算法
2.4 Cache的读写
2.4.1 Cache读机制
2.4.2 Cache写回策略
2.5 Cache性能参数
2.6 本章小结
第三章 缓存系统硬件设计实现
3.1 FPGA简介
3.1.1 FPGA工作原理
3.1.2 Xilinx存储器接口介绍
3.2 LPAQ硬件压缩系统介绍
3.2.1 LPAQ硬件实现介绍
3.3 缓存系统框架
3.3.1 缓存系统接口设计
3.4 缓存系统映射表和数据表实现
3.5 缓存系统数据查询方式
3.6 缓存系统内部设计方案
3.6.1 全局控制模块
3.6.2 数据缓冲模块
3.6.3 地址解析模块
3.6.4 MIG控制模块
3.6.5 数据解析模块
3.6.6 数据回写模块
3.6.7 替换算法
3.7 缓存系统内部流水线的实现
3.7.1 DDR访问延迟
3.7.2 预处理技术实现
3.7.3 流水线技术实现
3.8 缓存系统单路和多路实现方案
3.8.1 缓存系统单路实现方案
3.8.2 缓存系统多路实现方案
3.9 本章小结
第四章 优化策略
4.1 缓存系统输入地址分析
4.2 缓存系统空间大小分析
4.3 可动态适配控制器接口
4.3.1 QDR
4.3.2 SRAM
4.4 本章小结
第五章 缓存系统性能评估及测试
5.1 系统测试平台介绍
5.1.1 基本测试工具介绍
5.1.2 系统输入输出组织
5.2 功能仿真测试
5.3 Kintex-7开发板测试
5.4 测试数据分析与结论
5.4.1 系统功能测试分析
5.4.2 系统性能测试分析
5.5 本章小结
第六章 结论和展望
6.1 研究结论
6.2 研究展望
参考文献
致谢
作者简介
【参考文献】：
期刊论文
[1]流水线处理器中Cache模块的设计[J]. 李红桥,肖建青,张洵颖,龚龙庆. 科学技术与工程. 2010(32)
[2]单芯片多处理器中Cache一致性的分析[J]. 汤伟,黄永灿. 安阳师范学院学报. 2009(02)
硕士论文
[1]嵌入式系统中低功耗Cache的重构技术研究[D]. 李冬妮.湖南大学 2012
本文编号：3418728
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：66 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
缩略语对照表
第一章 绪论
1.1 课题研究背景及意义
1.2 国内外研究及现状
1.3 本文工作及组织结构
第二章 Cache设计原理与实现
2.1 Cache介绍
2.2 Cache组织方式
2.2.1 全相联映射方式
2.2.2 直接映射方式
2.2.3 组相联映射方式
2.3 Cache替换策略
2.3.1 随机替换算法
2.3.2 先入先出算法
2.3.3 最近最少使用算法
2.4 Cache的读写
2.4.1 Cache读机制
2.4.2 Cache写回策略
2.5 Cache性能参数
2.6 本章小结
第三章 缓存系统硬件设计实现
3.1 FPGA简介
3.1.1 FPGA工作原理
3.1.2 Xilinx存储器接口介绍
3.2 LPAQ硬件压缩系统介绍
3.2.1 LPAQ硬件实现介绍
3.3 缓存系统框架
3.3.1 缓存系统接口设计
3.4 缓存系统映射表和数据表实现
3.5 缓存系统数据查询方式
3.6 缓存系统内部设计方案
3.6.1 全局控制模块
3.6.2 数据缓冲模块
3.6.3 地址解析模块
3.6.4 MIG控制模块
3.6.5 数据解析模块
3.6.6 数据回写模块
3.6.7 替换算法
3.7 缓存系统内部流水线的实现
3.7.1 DDR访问延迟
3.7.2 预处理技术实现
3.7.3 流水线技术实现
3.8 缓存系统单路和多路实现方案
3.8.1 缓存系统单路实现方案
3.8.2 缓存系统多路实现方案
3.9 本章小结
第四章 优化策略
4.1 缓存系统输入地址分析
4.2 缓存系统空间大小分析
4.3 可动态适配控制器接口
4.3.1 QDR
4.3.2 SRAM
4.4 本章小结
第五章 缓存系统性能评估及测试
5.1 系统测试平台介绍
5.1.1 基本测试工具介绍
5.1.2 系统输入输出组织
5.2 功能仿真测试
5.3 Kintex-7开发板测试
5.4 测试数据分析与结论
5.4.1 系统功能测试分析
5.4.2 系统性能测试分析
5.5 本章小结
第六章 结论和展望
6.1 研究结论
6.2 研究展望
参考文献
致谢
作者简介
【参考文献】：
期刊论文
[1]流水线处理器中Cache模块的设计[J]. 李红桥,肖建青,张洵颖,龚龙庆. 科学技术与工程. 2010(32)
[2]单芯片多处理器中Cache一致性的分析[J]. 汤伟,黄永灿. 安阳师范学院学报. 2009(02)
硕士论文
[1]嵌入式系统中低功耗Cache的重构技术研究[D]. 李冬妮.湖南大学 2012
本文编号：3418728
本文链接：https://www.wllwen.com/kejilunwen/jisuanjikexuelunwen/3418728.html
