四级流水线数字信号处理器核的设计

发布时间：2021-10-23 07:13

　　数字信号处理器在众多需要进行高速数据处理的领域都有着广泛的应用。随着对DSP处理速度与精度、存储器容量、编程的灵活性和方便性要求的不断提高,自80年代中后期以来,各DSP生产厂家陆续推出了各自的32位浮点DSP处理器。设计有自主产权的DSP处理器IP核,对于国内自主研制高端SOC产品,具有很高的实用价值。论文结合预研课题,参与完成了一款四级流水线16位定点DSP处理器IP核设计,负责完成了其中的数据通路的设计与验证。本文的主要研究工作包括:1、分析研究了定点加减法、乘法、移位器等算法和处理器流程,确定了运算部件的数据通路结构,将定点处理与定点运算统一成2-补码进行设计;2、采用基4的Booth算法和4-2压缩树,设计了一个Booth硬件乘法器,并实现了与进位选择加法运算数据通路的2个CLA加法器共享,减小了数据通路的面积;3、完成了定点DSP处理器IP核的数据通路设计及Verilog编码,其中包括加法器、乘法器、移位器等运算单元的实现;4、完成了数据通路中各模块和整体数据通路的仿真验证。论文的工作对进一步开展浮点DSP处理器的设计研究工作打下了坚实的基础,对于定点运算部件的设计具有参考... 

【文章来源】：上海交通大学上海市 211工程院校 985工程院校 教育部直属院校

【文章页数】：70 页

【学位级别】：硕士

【部分图文】：

Walkie-Talkie项目整体框图

图 4 DSP 核在 Walkie-Talkie 项目中具体工作描述(DSP in Walkie-Talkie project)2.3 DSP 核结构分析基于以上分析，可以知道 DSP 核的运算量比较大，要实现多个数字滤波器，而且对于 20kHz 带宽的音频信号的处理，需要比较高的运算速度。所以在 DSP 核中必须包含高速的乘加运算部件。要估算 RSSI(Received Signal Strength Indicator)、SNR(Signal Noise Ratio)，要求 DSP 核具有简单的除法运算功能，需要专门的除法运算部件；另外，还需要移位器等操作部件以加快运算速度。基于以上考虑，设计出如图 5 所示的 DSP 内核基本结构，它包含 3 个计算单元：ALU、乘法器/累加器、移位器。计算单元处理寄存器阵列中的 16 位数据，支持多精度计算。ALU 可进行算术运算，也支持简单除法运算。乘法器可在一个周期内完成乘法运算、乘加运算或者乘减运算。移位器可进行逻辑和算术移位、规格化和反规格化、二进制提取指数操作。

10图 5 DSP 内核基本结构(Overview of DSP core)2.3.1 处理器单元结构乘加器(MAC)无论数字 FIR 滤波器还是数字的 IIR 滤波器，都需要作大量的乘加/乘减运算。这些运算需要高速的硬件乘加器来实现。乘法器可以实现定点的乘法操作、乘加操作和乘减操作。它使用 16 位定点数据，产生 40 位乘积。乘法器的输入可以使小数，也可以是整数，无符号书或者有符号数(二进制补码)。◎ MAC 整体结构图 6 给出了 MAC 各个子模块以及它们之间的逻辑连接关系。


本文编号：3452729