基于CoreConnect总线的DMA控制器设计

发布时间：2021-10-26 13:44

　　随着片上系统（SOC）规模的不断增大,各外部设备之间大量数据的交互问题成为芯片系统提高性能的瓶颈。提出了一种基于CoreConnect总线架构的直接内存存取（DMA）高速数据传输系统设计方法,并给出了一种较为完善的DMA控制器设计方案。根据DMA在数据传输应用中的特性,减小了外部设备之间数据大量交互对CPU产生的负担,同时解决了处理器内部总线（PLB）上128 bit数据与片上外围总线（OPB）上32 bit数据之间的传输问题,实现PLB与OPB上外部设备之间数据的双向传输。最后给出了相应的功能仿真结果与现场可编程门阵列（FPGA）验证结果。 

【文章来源】：半导体技术. 2020,45(01)北大核心

【文章页数】：6 页

【部分图文】：

SOC架构框图

基于CoreConnect总线架构的DMA控制器框架如图2所示,支持PLB 128 bit和OPB 32 bit数据传输,采用4通道数据传输方式,其中每个通道有一组独立的寄存器来配置要执行的传输类型。CPU通过DCR总线对通道寄存器进行传输信息配置,当DMA寄存器初始化后,DMA控制器通道开始数据传输,DMA仲裁器选择具有最高优先级的通道并且指示PLB/OPB缓存控制逻辑来执行明确类型的传输,产生读/写请求从先进先出队列(FIFO)中读入或取出数据。数据从指定的源设备读取后临时存放排列到128字节的FIFO中。之后数据被发送到该通道中DCR指定的目标设备。3 DMA控制器设计实现

PLB/OPB主接口模块是整个DMA控制器的核心模块,实现了DMA控制器与PLB/OPB互连,主要功能是将从源地址读取来的数据,根据CPU对DMA寄存器的配置信息进行调整,并将调整后的有效数据写到目标地址。通过如图3所示状态机实现DMA控制器与PLB/OPB端的数据传输。DMA_IDLE:空闲状态,CPU通过DCR总线配置相关寄存器启动DMA控制器,DMA通过仲裁模块选择优先级高的通道,跳转地址请求状态DMA_REQ。

【参考文献】：
期刊论文
[1]基于AHB总线协议的DMA控制器设计[J]. 赵强,陈岚.  微电子学与计算机. 2014(02)
[2]基于CoreConnect的OPB SPI接口设计与实现[J]. 王宏亮,毛永毅,张宏君.  测控技术. 2013(05)
[3]基于AXI总线的DMA控制器的设计与实现[J]. 蒲杰,李贵勇.  重庆邮电大学学报(自然科学版). 2012(02)
[4]MCS-DMA:一种面向SoC内DMA传输的内存控制器优化设计[J]. 黄侃,佟冬,刘洋,杨寿贵,程旭.  电子学报. 2010(03)
[5]基于PCI总线的DMA高速数据传输系统[J]. 颜建峰,吴宁.  电子科技大学学报. 2007(05)

硕士论文
[1]应用于SOC的PCIeDMA控制器设计与验证[D]. 戚聪.西安电子科技大学 2017
[2]基于CoreConnect架构SoC芯片PCI-PLB桥的应用与验证[D]. 胡时舜.西安电子科技大学 2015



本文编号：3459609