一种新型低功耗SRAM读写辅助电路设计

发布时间：2021-11-06 15:36

　　针对低电压下静态随机存储器（SRAM）出现的读写性能损失的问题,设计了一种应用于低功耗SRAM的两步控制（DSC）的字线电压辅助电路技术,可以同时实现读和写辅助的功能,降低SRAM的最小工作电压从而降低功耗。写辅助通过字线开启前段的字线过驱（WLOD）实现,提高写数据速度和写阈值（WM）;读辅助通过字线开启后段的字线欠驱（WLUD）实现,降低静态噪声,提高稳定性。通过在28 nm互补金属氧化物半导体（CMOS）工艺下,对256 Kbit SRAM进行前仿和后仿仿真验证,结果表明相比于传统结构,应用DSC字线电压技术的SRAM的最小工作电压降低100 mV,写时间减小10%,静态功耗降低30%,版图面积增大4%。 

【文章来源】：北京航空航天大学学报. 2020,46(08)北大核心EICSCD

【文章页数】：7 页

【部分图文】：

传统6T存储单元结构

针对这种情况,本文设计并采用DSC技术,结合WLUD和WLOD技术。图2所示为DSC字线电压技术原理示意图。其中,过驱电压(VDDOD)由SRAM外部的低压差线性稳压器(LDO)来提供,对于多个SRAM器件组成的大规模SRAM阵列,所有SRAM共享一个LDO,因此,额外的LDO器件并不会引入过多的面积损失。而欠驱电压(VDDUD)则由SRAM内部产生。当字线打开时,使能信号EN有效,延时时间控制模块(DTC)经过过驱时间TOD延迟后将欠驱使能信号UD拉低使欠驱电压选通,同时在下拉MOS管栅极产生一个脉冲信号DC使字线驱动信号WLD的电压VWLD下降至欠驱电压。在本方案中,过驱时间TOD占全部字线开启时间TWL的比例影响着SRAM的读写速度和稳定性。理论上,增大该比例会使全选单元的读写速度加快,然而,半选单元的读稳定性也会随比例的增大而降低;而减小该比例则有可能造成全选单元的写失效。因此,确定最优的比例是十分重要的。本方案的TOD由DTC控制,其结构如图3所示。从图中可以看出,该模块由一个6T结构的存储单元和一个上拉PMOS管M7构成,6T结构的两条位线分别接在高电平和低电平上。使用这样的结构便可以模拟全选单元写入数据的时间,动态地控制TOD占字线开启时间TWL的比例,从而在保证数据在过驱状态成功写入全选单元的同时,将半选单元的稳定性损失降至最低。

由于TOD占字线开启时间TWL的比例小,极大地降低了存储单元内部节点状态受噪声影响而改变的可能性,从而提高SRAM存储单元的稳定性;而相比于Song等[10]的DTWL技术,位线刚打开时的过驱电压不会造成写速度的损失,数据在字线打开时就可以正常写入。图5所示为使用DSC字线电压技术的SRAM结构。图中:m和n分别为存储单元阵列的行数和列数。相比于传统结构,使用字线电压控制技术的SRAM只需要在行译码器处增加字线电压驱动模块,由外部LDO提供过驱电压,SRAM内部电压源提供欠驱电压,同时通过SRAM逻辑模块控制字线电压驱动模块的功能。该结构并未改变存储单元的结构,且仅仅在行译码器处增加字线电压控制模块,因此不会引入过多的面积损失。


本文编号：3480089