高性能DSP中32位浮点乘法器的设计与实现

发布时间：2021-11-12 14:58

　　自上世纪六十年代数字信号处理技术（DSP）问世以来,DSP处理器就以其数字器件特有的稳定性、可重复性、可大规模集成,特别是可编程性和易于实现自适应处理等特点,给信号处理的发展带来了重大革命。乘法器是高性能数字信号处理器芯片中的关键部件,它是进行高速计算特别是信号处理等方面应用时所必须的,乘法器完成一次乘法操作的周期基本上决定了DSP的主频。随着DSP芯片的广泛应用,数字乘法器作为DSP中的关键部件,其设计越来越受到人们的重视。本文首先讨论了32位DSP芯片特有的数据格式及浮点运算流程,在此基础上,以减少部分积数目、加快部分积求和,进而提高乘法器运算速度为目的,详细研究了现代高性能乘法器的基本原理及实现结构,对乘法算法、乘法器的结构、进位传递加法器等涉及乘法器设计的关键部件进行了充分的研究和比较,最终确定了设计方案。设计中采用改进型的Booth编码技术减少部分积的生成,以两个并行的Wallace树型结构相结合的方式加快部分积的求和,其中采用了新型的4:2压缩器结构进一步提高运算速度,最后的真值采用先行进位加法器求出。整个设计过程根据数字电路设计的Top-Down流程进行自上而下的正向设计... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：82 页

【学位级别】：硕士

【部分图文】：

浮点乘法流程图

高性能 DSP 中 32 位浮点乘法器的设计与实现数的最低位开始，用乘数的每位去乘被乘数，产生部分积（为“0”或被），将得到的部分积按算术权值对齐并进行相加，就得到了乘法计算的结在权值对齐过程中需要对产生的部分积进行右移，故称为移位加乘法。，在计算过程中，需要相加的部分积的个数等于乘数的字长。设 A、B被乘数和乘数，n 1 n2 1 0A a a a a L ，n 1 n2 1 0B b b bb L 。当数据采用原码一个 4×4 位的乘法计算过程如图 3.1 中所示，得到一个 8 位的乘积。

累加寄存器右移adder存器图 3.3 移位加乘法器示意图列乘法器算的速度，出现了并行乘法器，其特点操作在一个周期内完成成为可能。最简器中包含多个加法器和部分积产生器，决定了每个周期可以被减少的部分积数图 3.4。

【参考文献】：
期刊论文
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[5]32位定/浮点乘法器设计[J]. 于敦山,沈绪榜.  半导体学报. 2001(01)
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本文编号：3491148