基于ARM Cortex-M0核的MCU设计及应用
发布时间：2021-11-15 18:05
随着集成电路产业的飞速发展以及人民物质生活需求的提高,可穿戴设备、自动驾驶汽车等高新技术产品走进我们的生活,这都得益于微控制器的发展和应用。微控制器作为这些电子系统最核心的元器件,得到了国内外许多集成电路公司的关注。本文对微控制器的工作原理、实现方法进行了深入地研究,然后基于180nm工艺设计了一款微控制器芯片,该微控制器最终将应用于一款雷达SOC中。目前集成电路设计涉及的领域众多,特别是数字集成电路设计,从前端代码设计到逻辑综合再到物理设计,需要的时间精力极其庞大,所以本文采用了基于IP核的方式进行微控制器前端设计,并且利用一些先进的EDA工具进行微控制器的逻辑综合以及物理设计。本文首先对微控制器整体架构进行介绍,包括微控制器顶层架构和ARM指令集架构的一些基本概念。其次采用自顶向下的设计思想,利用Verilog硬件描述语言对微控制器的总线系统、处理器核系统以及外围设备系统进行了逻辑功能的设计。然后对数字集成电路逻辑综合的基本原理和实现方法进行了详细的阐述,重点介绍了设计环境和设计约束的基本概念和设置方法。同时借助综合工具对设计的微控制器进行逻辑综合,得到了后续物理设计所需要的网表文...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：68 页
【学位级别】：硕士
【部分图文】：
AHB总线基本读传输
第三章微控制器逻辑设计17观察图3-11（a）可知，主机Cortex-M0在前一个时钟周期会给出地址信号例如0x0000_0004，并且将传输方向控制信号HWRITE置为低电平；后一个时钟周期从机将主机准备读取的数据例如0x0000_0034发送到HRDATA总线上。如果插入等待的状态如图3-11（b）所示，主机Cortex-M0给出地址信号0x0000_0108后，从机还未准备好数据，并且从机会将HREADY信号置为低电平无效状态，主机则会延迟一下数据传输过程。AHB总线基本写传输如图3-12所示。图3-12AHB总线基本写传输。（a）无等待基本写传输；（b）有等待基本写传输观察图3-12（a）可知，主机Cortex-M0在前一个时钟周期会给出地址信号例如0x5000_4095，并且将传输方向控制信号HWRITE置为高电平；后一个时钟周期主机将从机需要的数据例如0x0000_0055写入到HWDATA总线上。如果插入等待的状态如图3-12（b）所示，主机Cortex-M0给出地址信号0x0000_4096后，从机还未准备好接收数据，并且从机将HREADY信号置为低电平无效状态，主机则会延迟一下数据传输过程，等从机准备好接收数据后，再将0x0000_0066数据写入到HWDATA总线上。3.2Cortex-M0内部结构Cortex-M0采用ARMv6-M0架构，内部结构如图3-13所示。内部有一颗专为嵌入式应用设计的处理器核、可嵌套向量中断微控制器（NVIC）、可选的唤醒中断控制器（WIC）以及连接内部单元的内部总线系统，对外提供了调试子系统以及AHB-Lite总线系统。
电子科技大学硕士学位论文20ENDQCLRCKENDQCLRCKENDQCLRCKENDQCLRCKHCLKHRESETnHREADYHWRITEHSELHTRANSHWDATAGPOAHB接口输出控制图3-15通用输出接口的电路结构3.3.3通用输出接口仿真通用输出接口的仿真图如图3-16所示。图3-16通用输出接口仿真通用输出接口当被AHB总线选择的时候，即通用输出接口模块的HSEL电平为高时，它就将HWDATA总线的低8位数据通过GPO口输出出来，如图3-14所示，GPO能正常输出总线上的低8位数据，说明通用输出接口工作正常。
【参考文献】：
期刊论文
[1]基于VCD文件的动态电压降分析流程概述[J]. 孟少鹏,马强. 中国集成电路. 2014(05)
[2]AMBA总线的在集成电路中的研究[J]. 黄荣志. 微计算机信息. 2007(14)
硕士论文
[1]基于布局优化的USB TYPE-C接口芯片数字后端设计[D]. 柴红燕.北京工业大学 2018
[2]MC-SOC中存储控制器的设计与验证[D]. 陈捷.电子科技大学 2018
[3]基于28NM工艺ASIC芯片的时钟树综合优化研究[D]. 汤勇.天津工业大学 2018
[4]基于电压降与时钟树优化的RF芯片数字后端设计[D]. 黄芝文.北京工业大学 2017
[5]基于SoPC的多功能应用系统[D]. 蒋勇.电子科技大学 2017
[6]基于AMBA总线的MCU设计及FPGA验证[D]. 李东起.西安电子科技大学 2016
[7]基于Encounter的RISCCPU后端设计研究[D]. 尹德伟.西安电子科技大学 2015
[8]ASIC后端设计中的时钟树综合优化研究[D]. 张婷婷.湘潭大学 2015
[9]基于ARM指令架构的微控制器系统设计与功能验证[D]. 校吉波.苏州大学 2015
[10]基于SOPC技术的专用MCU设计[D]. 魏绪文.福建师范大学 2014
本文编号：3497254
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：68 页
【学位级别】：硕士
【部分图文】：
AHB总线基本读传输
第三章微控制器逻辑设计17观察图3-11（a）可知，主机Cortex-M0在前一个时钟周期会给出地址信号例如0x0000_0004，并且将传输方向控制信号HWRITE置为低电平；后一个时钟周期从机将主机准备读取的数据例如0x0000_0034发送到HRDATA总线上。如果插入等待的状态如图3-11（b）所示，主机Cortex-M0给出地址信号0x0000_0108后，从机还未准备好数据，并且从机会将HREADY信号置为低电平无效状态，主机则会延迟一下数据传输过程。AHB总线基本写传输如图3-12所示。图3-12AHB总线基本写传输。（a）无等待基本写传输；（b）有等待基本写传输观察图3-12（a）可知，主机Cortex-M0在前一个时钟周期会给出地址信号例如0x5000_4095，并且将传输方向控制信号HWRITE置为高电平；后一个时钟周期主机将从机需要的数据例如0x0000_0055写入到HWDATA总线上。如果插入等待的状态如图3-12（b）所示，主机Cortex-M0给出地址信号0x0000_4096后，从机还未准备好接收数据，并且从机将HREADY信号置为低电平无效状态，主机则会延迟一下数据传输过程，等从机准备好接收数据后，再将0x0000_0066数据写入到HWDATA总线上。3.2Cortex-M0内部结构Cortex-M0采用ARMv6-M0架构，内部结构如图3-13所示。内部有一颗专为嵌入式应用设计的处理器核、可嵌套向量中断微控制器（NVIC）、可选的唤醒中断控制器（WIC）以及连接内部单元的内部总线系统，对外提供了调试子系统以及AHB-Lite总线系统。
电子科技大学硕士学位论文20ENDQCLRCKENDQCLRCKENDQCLRCKENDQCLRCKHCLKHRESETnHREADYHWRITEHSELHTRANSHWDATAGPOAHB接口输出控制图3-15通用输出接口的电路结构3.3.3通用输出接口仿真通用输出接口的仿真图如图3-16所示。图3-16通用输出接口仿真通用输出接口当被AHB总线选择的时候，即通用输出接口模块的HSEL电平为高时，它就将HWDATA总线的低8位数据通过GPO口输出出来，如图3-14所示，GPO能正常输出总线上的低8位数据，说明通用输出接口工作正常。
【参考文献】：
期刊论文
[1]基于VCD文件的动态电压降分析流程概述[J]. 孟少鹏,马强. 中国集成电路. 2014(05)
[2]AMBA总线的在集成电路中的研究[J]. 黄荣志. 微计算机信息. 2007(14)
硕士论文
[1]基于布局优化的USB TYPE-C接口芯片数字后端设计[D]. 柴红燕.北京工业大学 2018
[2]MC-SOC中存储控制器的设计与验证[D]. 陈捷.电子科技大学 2018
[3]基于28NM工艺ASIC芯片的时钟树综合优化研究[D]. 汤勇.天津工业大学 2018
[4]基于电压降与时钟树优化的RF芯片数字后端设计[D]. 黄芝文.北京工业大学 2017
[5]基于SoPC的多功能应用系统[D]. 蒋勇.电子科技大学 2017
[6]基于AMBA总线的MCU设计及FPGA验证[D]. 李东起.西安电子科技大学 2016
[7]基于Encounter的RISCCPU后端设计研究[D]. 尹德伟.西安电子科技大学 2015
[8]ASIC后端设计中的时钟树综合优化研究[D]. 张婷婷.湘潭大学 2015
[9]基于ARM指令架构的微控制器系统设计与功能验证[D]. 校吉波.苏州大学 2015
[10]基于SOPC技术的专用MCU设计[D]. 魏绪文.福建师范大学 2014
本文编号：3497254
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