可重构宏流水加速器的研究与实现
发布时间：2021-11-18 00:17
无论在科学研究领域还是功能应用方面,人们对于计算机性能的要求越来越高。传统处理器难以高效地处理大量特定应用,因此需要加速器协助完成运算。硬件加速器通过空间并行的方式,采用多个处理单元协同工作加速计算,大幅度提高了性能,但是在系统灵活性和扩展性上有所欠缺。越来越多的研究旨在提高加速系统的可扩展性和灵活性,可重构的加速器以及可扩展的加速结构已经成为研究热点。本文实现了可重构宏流水加速器,采用空间并行和时间并行两种加速方式,结合高性能和可扩展性完成对多种数字信号处理算法的加速。通过在FPGA器件上的实现以及实验验证了该加速器的功能与性能,并且采用理论推导与实验数据相结合的方式验证系统的可扩展性。本文的创新点在于:提出了一种新型宏流水Systolic加速器结构,将空间并行和时间并行相结合提高系统吞吐率以及性能;通过算法优化、多次复用数据降低了系统带宽需求;采用可重构方式改变加速部件结构、实现对多种数字信号处理算法（浮点矩阵乘法、卷积、离散余弦变换）的高效加速。该加速器在Virtex-6 XC6VLX240T FPGA上实现,能够稳定运行在200MHz的时钟频率并获得51.2 GFLOPS的峰值...
【文章来源】：上海交通大学上海市 211工程院校 985工程院校 教育部直属院校
【文章页数】：83 页
【学位级别】：硕士
【部分图文】：
天河一号超级计算机Fig1-1Tianhe-Isupercomputer
之间的互联方式、几种加速器结构等，目的在于让读者了解可重构加速特点，为下文可重构宏流水加速器的设计做好铺垫。 可重构计算的种类划分上一小节，我们简单介绍了用于可重构计算的 FPGA 器件的基本特点，论一下可重构的种类。按照可重构的粒度来划分，可重构分为两种：细粒度（Fine-grained）可粒度（Coarse-grained）可重构。细粒度可重构为设计者提供了 bit 级别的任务划分方式，并且几乎没有资费。当然，对于规模较大、较复杂的计算任务，需要用到许多细粒度处相比可以通过粗粒度可重构完成的计算而言，这会导致系统时钟频率的下BRASS 研究组设计的 Garp 可重构处理器[12]中包含了一个 MIPS 处理器片上缓存互联的可重构处理单元。如图 2-1 所示，这个可重构模块包含理单元 PE（Process Element）阵列。每个 PE 都可以进行可重构，因此的配置电路，这对于 FPGA 上的逻辑资源也是不小的消耗。
上海交通大学硕士学位论文度可重构在多个 PE 之间采用总线的形式进行互联，并且每个 Pbit 级别的，而是一个计算单元 ALU、乘累加器甚至是一个 CPU。eRench 的可重构结构[16]，如图 2-2 所示，是一个基于 ALU 单元为主机的协处理器，PipeRench 加速器可以处理 PGP、JPEG 等常ch 的每个 ALU 通过总线的形式进行互联，并且通过插入寄存器 PipeRench 的可重构性在于总线互联方式的可配置。
【参考文献】：
期刊论文
[1]CPU-GPU并行矩阵乘法的实现与性能分析[J]. 程豪,张云泉,张先轶,李玉成. 计算机工程. 2010(13)
[2]并行矩阵乘法算法的研究[J]. 齐景嘉,夏丽华. 黑龙江大学自然科学学报. 2006(03)
[3]分布式并行矩阵乘算法分析[J]. 陈晶,黄曙光. 兵工自动化. 2005(05)
[4]一种面向生物信息学的可重构加速卡的设计与实现[J]. 张佩珩,刘新春,江先阳. 计算机研究与发展. 2005(06)
硕士论文
[1]基于PCI Express总线的可重构加速平台的设计和研究[D]. 孙霖.哈尔滨工程大学 2009
本文编号：3501853
【文章来源】：上海交通大学上海市 211工程院校 985工程院校 教育部直属院校
【文章页数】：83 页
【学位级别】：硕士
【部分图文】：
天河一号超级计算机Fig1-1Tianhe-Isupercomputer
之间的互联方式、几种加速器结构等，目的在于让读者了解可重构加速特点，为下文可重构宏流水加速器的设计做好铺垫。 可重构计算的种类划分上一小节，我们简单介绍了用于可重构计算的 FPGA 器件的基本特点，论一下可重构的种类。按照可重构的粒度来划分，可重构分为两种：细粒度（Fine-grained）可粒度（Coarse-grained）可重构。细粒度可重构为设计者提供了 bit 级别的任务划分方式，并且几乎没有资费。当然，对于规模较大、较复杂的计算任务，需要用到许多细粒度处相比可以通过粗粒度可重构完成的计算而言，这会导致系统时钟频率的下BRASS 研究组设计的 Garp 可重构处理器[12]中包含了一个 MIPS 处理器片上缓存互联的可重构处理单元。如图 2-1 所示，这个可重构模块包含理单元 PE（Process Element）阵列。每个 PE 都可以进行可重构，因此的配置电路，这对于 FPGA 上的逻辑资源也是不小的消耗。
上海交通大学硕士学位论文度可重构在多个 PE 之间采用总线的形式进行互联，并且每个 Pbit 级别的，而是一个计算单元 ALU、乘累加器甚至是一个 CPU。eRench 的可重构结构[16]，如图 2-2 所示，是一个基于 ALU 单元为主机的协处理器，PipeRench 加速器可以处理 PGP、JPEG 等常ch 的每个 ALU 通过总线的形式进行互联，并且通过插入寄存器 PipeRench 的可重构性在于总线互联方式的可配置。
【参考文献】：
期刊论文
[1]CPU-GPU并行矩阵乘法的实现与性能分析[J]. 程豪,张云泉,张先轶,李玉成. 计算机工程. 2010(13)
[2]并行矩阵乘法算法的研究[J]. 齐景嘉,夏丽华. 黑龙江大学自然科学学报. 2006(03)
[3]分布式并行矩阵乘算法分析[J]. 陈晶,黄曙光. 兵工自动化. 2005(05)
[4]一种面向生物信息学的可重构加速卡的设计与实现[J]. 张佩珩,刘新春,江先阳. 计算机研究与发展. 2005(06)
硕士论文
[1]基于PCI Express总线的可重构加速平台的设计和研究[D]. 孙霖.哈尔滨工程大学 2009
本文编号：3501853
本文链接：https://www.wllwen.com/kejilunwen/jisuanjikexuelunwen/3501853.html
