NAND Flash纠错策略优化研究

发布时间：2021-12-24 00:33

　　随着芯片制程工艺的降低以及3D堆叠技术的出现,NAND Flash芯片的存储密度越来越高,物理块也越来越大。与此同时,NAND Flash的原始错误率（Raw Bit Error Rate,RBER）急剧增加,使用寿命大为缩短,数据保留错误和读干扰情况也越来越严重,大大影响了NAND Flash数据存储的可靠性。BCH（Bose、Ray-Chaudhuri、Hocquenghem）纠错码是基于NAND Flash的SSD（Solid-State Drive）保证其可靠性的一种重要途径。但是随着芯片原始错误率的增加,满足NAND Flash芯片纠错能力要求的低延迟BCH码译码器需要占用大量的硬件资源。论文提出了一种适用于NAND Flash的面积优化BCH译码器设计方法。通过复用关键方程求解和钱氏搜索模块中的通用有限域乘法器,减小了BCH译码器的硬件开销。在实际硬件平台上测试发现,NAND Flash中数据保留错误（Retention Error）随时间呈现出非线性变化;当数据保留时间较长时,读干扰能够减少NAND Flash的整体错误。提出了一种读干扰感知的保留错误纠正策略（Read ... 

【文章来源】：华中科技大学湖北省 211工程院校 985工程院校 教育部直属院校

【文章页数】：78 页

【学位级别】：硕士

【部分图文】：

NANDFlash中几种错误模式对可靠性的影响

图 1-6 码字长度与 NAND Flash 可容忍的相对原始错误率之间的关系图 1-7 码字长度与 BCH 纠错模块硬件开销之间的关键图 1-8 所示，BCH 译码过程中校正子计算和钱氏搜索占据了绝大部分因此，为了降低 BCH 译码延时，需要着重降低校正子计算和钱氏搜。如图 1-9 所示，关键方程求解和钱氏搜索占据了绝大部分的芯片面降低 BCH 译码器的芯片面积，需要着重降低关键方程求解和钱氏搜

8图 1-7 码字长度与 BCH 纠错模块硬件开销之间的关键图 1-8 所示，BCH 译码过程中校正子计算和钱氏搜索占据了绝大部分因此，为了降低 BCH 译码延时，需要着重降低校正子计算和钱氏搜。如图 1-9 所示，关键方程求解和钱氏搜索占据了绝大部分的芯片面降低 BCH 译码器的芯片面积，需要着重降低关键方程求解和钱氏搜。本文将分析 BCH 译码器三个步骤的具体硬件实现结构，探究各个路资源共享，从而更进一步降低 BCH 纠错模块的硬件开销。校正子计算50%关键程~3%钱氏搜索47%图 1-8 BCH 译码执行时间示意图

【参考文献】：
期刊论文
[1]基于相变存储器的存储技术研究综述[J]. 冒伟,刘景宁,童薇,冯丹,李铮,周文,张双武.  计算机学报. 2015(05)

硕士论文
[1]基于重复写入特性的大容量闪存页读写优化[D]. 余晨晔.华中科技大学 2016
[2]基于NAND Flash的差错控制算法研究[D]. 吴智龙.广东工业大学 2014
[3]一种基于BCH码的NAND Flash控制器的研究与设计[D]. 程文韶.华中科技大学 2013
[4]NAND Flash控制器中BCH编译码器的设计与硬件实现[D]. 陈宗正.华中科技大学 2012



本文编号：3549486