DDR2 SDRAM控制器的研究与实现

发布时间：2021-12-30 15:44

　　存储器作为计算机中一个重要的部分,对计算机的整体性能起着关键性的作用。随着存储器频率的提高,对控制器的要求也是越来越高。在对DDR2 SDRAM的操作中涉及了很多时间参数,操作复杂。因此,怎样有效、稳定、快速地对DDR2 SDRAM进行读取便成了一个热门而有意义的研究方向。本文的目的在于实现一个可移植的DDR2 SDRAM控制器,提供基本的读取功能。在通过对DDR2 SDRAM控制器进行深入的研究后,本文采用了自上而下的设计方法,用Verilog语言对其进行实现,并用Modelsim软件进行功能测试仿真。然后在本实验室自主开发的多内核验证平台——Altera StratixII EP2S180F1020开发板上用QuartusII软件进行后仿时序验证,并使用Quartus II软件搭建一个可以进行读取验证的验证平台。在设计过程中按功能区分将控制器分为大的三个模块,分别为控制模块、数据通道模块、I/O模块。这三个模块又会因为各自具体的任务而再进行下一步模块的划分,譬如,控制模块又将其拆分为初始化模块和读写执行模块。这样经过一级一级的拆分和模块化后,对于结构上来说,可以做到一目了然,并且也... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：67 页

【学位级别】：硕士

【部分图文】：

DDR2SDRAM结构图

图 2.2 DDR2 SDRAM 单个 bank 结构图.1.2 DDR2 SDRAM 外部管脚介绍对DDR2 SDRAM的操作，其实就是对DDR2 SDRAM的管脚进行操作，因此楚各个管脚的作用和意义对于控制器的设计有着至关重要的意义。表 2.1 分别说明了各个主要管脚的作用[4]：表 2.1 DDR2 SDRAM 外部管脚列表管脚名 方向 作用ADDR output 作为地址选择，在命令加载模式下，作为加载命令，并在预充电时选择是对所有组还是单组充电BA output bank选择信号，并在命令加载模式下，作为寄存器选择信号CKE output 时钟使能信号，在器件配置后始终为高CLK、CLK# output 一对差分信号，提供给DDR2 SDRAM的时钟信号，

图 2.3 CLK/CLK#时钟是 RAS#，CAS#，WE#这三个信号基本的命令输入，如预充电、自动刷DRAM 的。 的读写操作原理DR2 SDRAM 进行读写操作，就需要是随机读取的，这是因为在DDR2 SD一个表格一样。寻址方式就像书目个列（Column），就能准确的找到所阵列成为逻辑段（Logic Bank）[5]，

【参考文献】：
期刊论文
[1]DDR2 SDRAM控制器的FPGA实现[J]. 须文波,胡丹.  江南大学学报. 2006(02)
[2]DDR2 SDRAM控制器的设计与实现[J]. 赵天云,王洪迅,郭雷,毕笃彦.  微电子学与计算机. 2005(03)
[3]异步FIFO的FPGA实现[J]. 王淼,宋晗.  微处理机. 2004(04)

硕士论文
[1]DDR2控制器IP的设计与FPGA实现[D]. 舒展.合肥工业大学 2009
[2]DDR2内存控制器的模块设计和验证平台技术研究[D]. 张永志.合肥工业大学 2009
[3]DDR/DDR2接口的FIFO设计[D]. 李原.西安电子科技大学 2009
[4]DDR2 SDRAM控制器的设计与验证[D]. 范泽明.西安电子科技大学 2009



本文编号：3558507