基于累加器的DSP数据通路的内建自测试技术的研究
发布时间：2022-01-02 10:59
片上系统（SoC）技术的快速发展对包括数字信号处理器（DSP）在内的各种VLSI测试带来了挑战。内建自测试（BIST）技术已成为解决VLSI测试难题和降低测试成本的重要手段。基于累加器的BIST因复用VLSI中的部分加法器作为VLSI的测试生成器、测试响应压缩器,能够减少硬件开销且性能好,近几年正成为VLSI测试领域的研究热点之一。本论文基于累加器,对DSP数据通路的BIST技术进行了创新性和探索性研究,主要包括以下五方面内容。1.提出并详细探讨了BIST环境中DSP数据通路的一种基于扫描通路法的可测性设计方案:利用三态门,实现DSP数据通路测试状态与工作状态的转换,在测试状态下将数据通路中的部分寄存器转化成扫描链,并切断数据通路中的反馈回路。该方案通用性强、可测性好、额外硬件开销小且不会降低原VLSI性能。2.研究了基于累加器的BIST环境中DSP数据通路的测试生成。证明了n位加/减法器的2n位测试矢量（TP）可由两个n位累加器产生的矢量合成。针对DSP数据通路中加/减法器的具体情况,通过优化TP最低位子空间,探索出了基于累加器的一种测试生成优化方法。仿真实验表明,优化TP能完全覆盖...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：139 页
【学位级别】：博士
【部分图文】：
华16时基2的DIF一FFT算法设Zm=N，长度为N的FFT算法包括m阶碟形网络【96]
伪)乘法单元(MU)图2一 2ASU、MU电路结构这里，把同时完成式(2一3)一(2一6)操作运算的功能模块称为加减法单元 (AdditionandSubtr以沮。nU苗t，ASU)，把同时完成式(2一7)、(2一8)操作运算的功能模块称为乘法单元 (MultiPlicationUnit，MtJ)，其硬件实现原理及表示符号分别如图2一2(a)、(b)所示。考虑到公式(2一2)，即可得到DIF一FPT的直接硬件实现形式，也就是说，等式(2一2)中的每一个运算操作对应一个实际的电路功能模块
从图2一3可以看到m阶DIF一FFT处理器数据通路的结构规则性:除了网络不包括Zm一，个MU外，其余各阶均由2，个寄存器单元、2，一，个组成。由图2一2知，每个ASU电路模块包括2个加法器和2个减法模块包括4个乘法器、4个寄存器、1个加法器和1个减法器。大量为基于扫描通路的可测性设计奠定了基础。借助于三态门，实现测试模式的切换，在测试模式下，复用原电路中的部分寄存器构成扫描提高其可控性，扫描方式为逐时钟扫描。这种复用有效地减小了测试销、降低了测试成本。据此对如图2一3所示的DIF一FFT处理器的数据构可测性设计，得到如图2一4所示的数据通路结构。图中tl、赴、t3是块ASU、MU的测试使能信号，高电平时测试有效。由于各种FFT处理器的数据通路均具有如加法器、减法器、寄存器和同的基本组成模块以及电路结构的规则性，所以上述可测性设计对于现、尺寸大小的FFT处理器的数据通路都行之有效，具有很好的通用。
【参考文献】：
期刊论文
[1]DF-FPDLMS自适应滤波器的可测性设计与测试[J]. 肖继学,陈光(礻禹),谢永乐. 电子科技大学学报. 2007(04)
[2]基于加法生成器的低功耗测试[J]. 肖继学,陈光,谢永乐. 仪器仪表学报. 2007(05)
[3]FFT处理器的算术测试与可测性设计[J]. 肖继学,陈光,谢永乐. 仪器仪表学报. 2007(04)
[4]IIR滤波器的测试及可测性设计[J]. 肖继学,陈光,谢永乐. 计算机辅助设计与图形学学报. 2007(02)
[5]“半导体集成化芯片系统基础研究”重大研究计划进展综述[J]. 何杰. 中国科学基金. 2005(06)
[6]未来10年我国可能实现产业跨越式发展的重大核心技术[J]. 技术预测与国家关键技术选择研究组,程家瑜,王革,龚钟明,韦东远,张俊祥. 中国科技论坛. 2004(02)
[7]基于单元故障模型的树型加法器的测试[J]. 李兆麟,盛世敏,吉利久,王阳元. 计算机学报. 2003(11)
[8]基于难测故障冲突分析的非扫描可测性设计[J]. 向东,顾珊,徐奕. 清华大学学报(自然科学版). 2003(07)
[9]基于计数器实现的加法器自测试[J]. 李兆麟,田泽,于敦山,盛世敏. 微电子学. 2003(01)
[10]我国集成电路设计业发展的战略选择[J]. 袁智德,宣国良. 经济理论与经济管理. 2001(05)
本文编号：3564052
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：139 页
【学位级别】：博士
【部分图文】：
华16时基2的DIF一FFT算法设Zm=N，长度为N的FFT算法包括m阶碟形网络【96]
伪)乘法单元(MU)图2一 2ASU、MU电路结构这里，把同时完成式(2一3)一(2一6)操作运算的功能模块称为加减法单元 (AdditionandSubtr以沮。nU苗t，ASU)，把同时完成式(2一7)、(2一8)操作运算的功能模块称为乘法单元 (MultiPlicationUnit，MtJ)，其硬件实现原理及表示符号分别如图2一2(a)、(b)所示。考虑到公式(2一2)，即可得到DIF一FPT的直接硬件实现形式，也就是说，等式(2一2)中的每一个运算操作对应一个实际的电路功能模块
从图2一3可以看到m阶DIF一FFT处理器数据通路的结构规则性:除了网络不包括Zm一，个MU外，其余各阶均由2，个寄存器单元、2，一，个组成。由图2一2知，每个ASU电路模块包括2个加法器和2个减法模块包括4个乘法器、4个寄存器、1个加法器和1个减法器。大量为基于扫描通路的可测性设计奠定了基础。借助于三态门，实现测试模式的切换，在测试模式下，复用原电路中的部分寄存器构成扫描提高其可控性，扫描方式为逐时钟扫描。这种复用有效地减小了测试销、降低了测试成本。据此对如图2一3所示的DIF一FFT处理器的数据构可测性设计，得到如图2一4所示的数据通路结构。图中tl、赴、t3是块ASU、MU的测试使能信号，高电平时测试有效。由于各种FFT处理器的数据通路均具有如加法器、减法器、寄存器和同的基本组成模块以及电路结构的规则性，所以上述可测性设计对于现、尺寸大小的FFT处理器的数据通路都行之有效，具有很好的通用。
【参考文献】：
期刊论文
[1]DF-FPDLMS自适应滤波器的可测性设计与测试[J]. 肖继学,陈光(礻禹),谢永乐. 电子科技大学学报. 2007(04)
[2]基于加法生成器的低功耗测试[J]. 肖继学,陈光,谢永乐. 仪器仪表学报. 2007(05)
[3]FFT处理器的算术测试与可测性设计[J]. 肖继学,陈光,谢永乐. 仪器仪表学报. 2007(04)
[4]IIR滤波器的测试及可测性设计[J]. 肖继学,陈光,谢永乐. 计算机辅助设计与图形学学报. 2007(02)
[5]“半导体集成化芯片系统基础研究”重大研究计划进展综述[J]. 何杰. 中国科学基金. 2005(06)
[6]未来10年我国可能实现产业跨越式发展的重大核心技术[J]. 技术预测与国家关键技术选择研究组,程家瑜,王革,龚钟明,韦东远,张俊祥. 中国科技论坛. 2004(02)
[7]基于单元故障模型的树型加法器的测试[J]. 李兆麟,盛世敏,吉利久,王阳元. 计算机学报. 2003(11)
[8]基于难测故障冲突分析的非扫描可测性设计[J]. 向东,顾珊,徐奕. 清华大学学报(自然科学版). 2003(07)
[9]基于计数器实现的加法器自测试[J]. 李兆麟,田泽,于敦山,盛世敏. 微电子学. 2003(01)
[10]我国集成电路设计业发展的战略选择[J]. 袁智德,宣国良. 经济理论与经济管理. 2001(05)
本文编号：3564052
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